一種矽基cmos圖像傳感器及其抑制光生載流子表面陷阱複合的方法
2023-06-23 21:15:41 4
一種矽基cmos圖像傳感器及其抑制光生載流子表面陷阱複合的方法
【專利摘要】本發明屬於微電子【技術領域】，具體為一種矽基CMOS圖像傳感器及其抑制光生載流子表面陷阱複合的方法。本發明矽基CMOS圖像傳感器，具有光生載流子的轉移效率高、表面複合率低的特性，具體包括：光電二極體（PPD），浮動擴散區（FD），傳遞電晶體（TX），淺槽隔離區（STI），抗穿通注入區（APT），以及通過兩次不同位置、不同能量、不同劑量的離子注入在局部自對準形成的表面陷阱抑制層，同時獲得高的光生載流子轉移效率和低的表面陷阱複合率。
【專利說明】一種矽基CMOS圖像傳感器及其抑制光生載流子表面陷阱複合的方法
【技術領域】
[0001]本發明屬於微電子【技術領域】，具體涉及一種矽基CMOS圖像傳感器，及其抑制光生載流子表面陷阱複合的方法。
【背景技術】
[0002]圖像傳感器是將光學圖像轉換為電信號的半導體器件，通常可分為CMOS圖像傳感器和CCD圖像傳感器。CMOS圖像傳感器是近十年來圖像傳感器的研究熱點，同傳統的CCD圖像傳感器相比，CMOS圖像傳感器具有體積小巧、低功耗和低成本的優點，而且由於和CMOS工藝兼容的特點，CMOS圖像傳感器可以實現功能強大的片上系統晶片。
[0003]傳統的CMOS圖像傳感器的單個像素如圖1所示。由光電二極體(Pro)，浮動擴散區(FD)和傳遞電晶體(TX)構成。
[0004]理想狀態下，CMOS圖像傳感器單個像素的工作原理如下，先由復位電晶體把光電二極體(PPD)置於高電位狀態，使光電二極體的PN結處於反偏狀態。再關閉復位電晶體，光電二極體上的高電位使源跟隨器處於開啟狀態圖2 CA),當行選擇電晶體處於開啟狀態時，Vdd可以通過源跟隨器傳導到輸出端。當光線(光子)到達光電二極體的矽體內後，部分晶格上矽原子的共價鍵被打斷，從而形成電子空穴對，其被釋放的電子的數目則正比於入射光的強度圖2 (B)。在復位電晶體關閉後，光電二極體內的反偏PN結收集通過光電效應在矽體內產生的電子。並排斥與之對應的空穴，使與之相連的源跟隨器的柵極電位下降圖2(C)。從而在行選中(保持行選擇電晶體開啟)的狀態下，放大電晶體作為源跟隨器使像素輸出端的電位下降。根據電位下降速率與光強的對應關係，通過量測一定時間內輸出端的電位變化(Λ V)，就可知道入射光的強度圖2 (D)0
[0005]然而，傳統的CMOS圖像傳感器不能將光感測區(PPD)內的光生載流子完全轉移到浮動擴散區(FD)，主要原因在於光感測區(PPD)和傳遞電晶體(TX)溝道之間存在勢壘，阻礙了部分光生載流子從光感測區進入溝道，圖1的10即光電二極體和傳遞電晶體溝道之間勢壘存在的位置。
[0006]實際工作過程的電勢圖如圖3所示。由於光感測區域和傳遞電晶體(TX)溝道之間的勢壘，部分光生載流子不能轉移到浮動擴散區。
[0007]另外一種現有的結構圖如圖4所示，把感光區的載流子收集區部分向溝道延伸，且與半導體表面相連接，位置不限於柵或者側牆下面。然而，光電二極體載流子收集區與表面接觸，容易造成光生載流子在表面陷阱的複合。
【發明內容】
[0008]本發明的目的在於提出一種光生載流子的轉移效率高、表面複合率低的矽基CMOS圖像傳感器，及抑制矽基CMOS圖像傳感器光生載流子表面陷阱複合的方法。
[0009]本發明提供的矽基CMOS圖像傳感器，具有光生載流子的轉移效率高、表面複合率低的特性，具體包括:
光電二極體(pro)，即光感測器件，用於產生光電荷；
浮動擴散區(FD)，用於存儲光電荷；
傳遞電晶體(TX)，用於連接光感測器件和浮動擴散區，可將光感測器件產生的光電荷傳遞到浮動擴散區；
淺槽隔離區(STI )，其周圍與襯底摻雜類型相同，並使得光電二極體表層重摻雜區域與襯底的電動勢相同；
抗穿通注入區(APT)，包圍浮動擴散區，其位置與光電二極體儘量遠；
還包括:
通過兩次不同位置、不同能量、不同劑量的離子注入在局部自對準形成的光生載流子表面陷阱抑制層，且鄰近光電二極體與傳遞電晶體(TX)連接部分的陷阱抑制層結深較淺、劑量較低，而其餘部分的陷阱抑制層結深較深、劑量較高。
[0010]本發明還涉及抑制矽基CMOS圖像傳感器光生載流子表面陷阱複合的方法，是提供CMOS圖像傳感器的單個像素，通過兩次不同位置、不同能量、不同劑量的離子注入，在局部自對準形成光生載流子表面陷阱抑制層，且鄰近光電二極體與傳遞電晶體(TX)連接部分的陷阱抑制層結深較淺、劑量較低，而其餘部分的陷阱抑制層結深較深、劑量較高。
[0011]本發明中，所述位於光電二極體與傳遞電晶體(TX)溝道區連接部分表層的陷阱抑制層中結深較淺的部分，可形成於傳遞電晶體(TX)的柵極下方，也可形成在傳遞電晶體(TX)柵極側牆下方，或者在柵極和側牆之下皆有；且在平行於表面從感光區指向傳遞電晶體(TX)溝道區的方向，陷阱抑制層的摻雜濃度呈現單調遞減趨勢，結深呈現單調遞減趨勢。
[0012]本發明中，所述該陷阱抑制層的製作過程是:多晶矽柵極線條形成後，在收集區內表層通過第一次低能、低劑量離子注入形成表層PU結，即實現結深5nm以內的淺層陷阱抑制層；然後通過多晶矽側牆偏移工藝(Sidewall Offset)，在多晶矽柵極感光區一側形成側牆偏移，再在感光區通過第二次較高能量、劑量的離子注入形成表層Pn結，即在收集區內表層實現結深IOnm以內的陷阱抑制層。兩次離子注入過程均是自對準的實現選區摻雜。
[0013]本發明通過兩次不同位置、不同能量、不同劑量的離子注入在局部自對準的形成表面陷阱抑制層，同時獲得了高的光生載流子轉移效率和低的表面陷阱複合率。
【專利附圖】
【附圖說明】
[0014]圖1是傳統的矽基CMOS圖像傳感器像素的結構示意圖。
[0015]圖2中，A到D說明理想狀態下矽基CMOS圖像傳感器產生和讀出電荷的操作時的電勢分布圖。
[0016]圖3中，A到D說明實際情況下矽基CMOS圖像傳感器產生和讀出電荷的操作時的電勢分布圖。
[0017]圖4為一種傳統的CMOS圖像傳感器的結構圖。
[0018]圖5是根據本發明CMOS圖像傳感器像素的布圖。
[0019]圖6為形成光電二極體最淺結深P型層的剖面圖。
[0020]圖7為形成光電二極體次淺結深P+型層的剖面圖。
[0021]圖8為形成光電二極體較深結深P++型層的剖面圖。【具體實施方式】
[0022]下面結合附圖和實施例進一步描述本發明。
[0023]本發明區別於傳統的CMOS圖像傳感器在於通過兩次不同位置不同能量不同劑量的注入形成陷阱抑制層，可通過以下方法形成:
1、如圖6所示，多晶矽柵形成以後，進行低劑量P型離子注入，在感光區形成淺P型陷阱防止層。
[0024]2、如圖7所示，採用側牆偏移技術形成第一層側牆後，進行較高劑量P型離子注入，在感光區形成較淺P+型陷阱防止層。
[0025]3、如圖8所示，第二層側牆澱積形成後，進行高劑量P型離子注入，在感光區形成較深P++型陷阱防止層。
[0026]以光生載流子為電子為例，參照附圖5說明本發明的內容。本發明的CMOS圖像傳感器包括光感應區，光感應區的陷阱防止層，傳輸柵極，浮動擴散區，抗穿通注入區域。當傳輸柵極和浮動擴散區施加了具有與所產生電荷極性相反極性的電壓時，光感應區存儲的載流子被傳輸至浮動擴散區。
[0027]501為P型襯底，502為摻雜濃度高於P型襯底的抗穿通區域。507、508、501構成PNP,光生載流子產生於這個區域，並且存儲於508中。505為最淺P型區域，506為次淺P型區域。當傳輸電晶體(TX)和浮動擴散區(FD)上加正向偏壓時，存儲於507中的電子沿著A-B—C-D的路徑轉移到浮動擴散區(FD)。
【權利要求】
1.一種矽基CMOS圖像傳感器，具有光生載流子的轉移效率高、表面複合率低的特性，具體包括: 光電二極體(pro)，即光感測器件，用於產生光電荷； 浮動擴散區(FD)，用於存儲光電荷； 傳遞電晶體(TX)，用於連接光感測器件和浮動擴散區，可將光感測器件產生的光電荷傳遞到浮動擴散區； 淺槽隔離區(STI)，其周圍與襯底摻雜類型相同，並使得光電二極體表層重摻雜區域與襯底的電動勢相同； 抗穿通注入區(APT)，包圍浮動擴散區，其位置與光電二極體儘量遠； 其特徵在於還包括: 通過兩次不同位置、不同能量、不同劑量的離子注入，在局部自對準形成的光生載流子表面陷阱抑制層，且鄰近光電二極體與傳遞電晶體(TX)連接部分的陷阱抑制層結深較淺、劑量較低，而其餘部分的陷阱抑制層結深較深、劑量較高。
2.如權利要求1所述的矽基CMOS圖像傳感器，其特徵在於位於光電二極體與傳遞電晶體(TX)溝道區連接部分表層的陷阱抑制層中結深較淺的部分，在傳遞電晶體(TX)的柵極下方，或者在傳遞電晶體(TX)柵極側牆下方，或者在柵極和側牆之下皆有；且在平行於表面從感光區指向傳遞電晶體(TX)溝道區的方向，陷阱抑制層的摻雜濃度呈單調遞減趨勢，結深呈單調遞減趨勢。
3.一種抑制矽基CMOS圖像傳感器光生載流子表面陷阱複合的方法，其特徵在於具體步驟為:提供CMOS圖像傳感器的單個像素，通過兩次不同位置、不同能量、不同劑量的離子注入，在局部自對準形成光生載流子表面陷阱抑制層，且鄰近光電二極體與傳遞電晶體(TX)連接部分的陷阱抑制層結深較淺、劑量較低，而其餘部分的陷阱抑制層結深較深、劑量較聞。
4.根據權利要求3所述的方法，其特徵在於位於光電二極體與傳遞電晶體(TX)溝道區連接部分表層的陷阱抑制層中結深較淺的部分，形成於傳遞電晶體(TX)的柵極下方，或者形成在傳遞電晶體(TX)柵極側牆下方，或者形成在傳遞電晶體(TX)柵極和柵極側牆下方；且在平行於表面從感光區指向傳遞電晶體(TX)溝道區的方向，陷阱抑制層的摻雜濃度呈現單調遞減趨勢，結深呈現單調遞減趨勢。
5.根據權利要求3所述的方法，其特徵在於所述陷阱抑制層的製作過程是:多晶矽柵極線條形成後，在收集區內表層通過第一次低能、低劑量離子注入形成表層Pn結，即實現結深5nm以內的淺層陷阱抑制層；然後通過多晶矽側牆偏移工藝，在多晶矽柵極感光區一側形成側牆偏移，再在感光區通過第二次較高能量、劑量的離子注入形成表層Pn結，即在收集區內表層實現結深IOnm以內的陷阱抑制層；兩次離子注入過程均是自對準的實現選區慘雜。
【文檔編號】H01L27/146GK103915457SQ201410095466
【公開日】2014年7月9日 申請日期:2014年3月14日 優先權日:2014年3月14日
【發明者】蔣玉龍, 包永霞 申請人:復旦大學