特高頻雙模預分頻電路結構及其集成電路晶片結構的製作方法
2023-05-29 09:53:36 1
特高頻雙模預分頻電路結構及其集成電路晶片結構的製作方法
【專利摘要】本發明涉及一種特高頻雙模預分頻電路結構及其集成電路晶片結構，屬於電路結構【技術領域】。該特高頻雙模預分頻電路結構包括反饋迴路和多級分頻迴路，反饋迴路的輸入端連接待分頻的輸入信號，反饋迴路的輸出端連接多級分頻迴路的輸入端，多級分頻迴路的輸出端為分頻信號輸出端。從而提供一種使用ECL電路結構替代CMOS工藝實現的預分頻結構。並進一步對集成電路晶片結構進行改進，在P型襯底層和金屬層之間增加N型阱，N型阱與金屬層和襯底層之間分別形成有第一寄生電容和第二寄生電容，從而實現有效提升發射極耦合邏輯電路結構預分頻器的頻響特性，提高電路在特高頻信號下工作的響應速度的特高頻雙模預分頻電路結構及其集成電路晶片結構。
【專利說明】特高頻雙模預分頻電路結構及其集成電路晶片結構
【技術領域】
[0001]本發明涉及電路結構【技術領域】，特別涉及分頻電路結構【技術領域】，具體是指一種特高頻雙模預分頻電路結構及其集成電路晶片結構。
【背景技術】
[0002]圖1為一個數字式頻率合成器的原理框圖，其中:ro為鑑相器模塊；LPF為低通濾波器模塊；VC0為壓控振蕩器模塊。參照圖1，可以通過如下過程推導出fvco的輸出頻率。設N為脈衝吞除可變分頻器的分頻比，A為脈衝吞咽計數器的分頻比，fr為進入鑑相器的參考頻率，M/ (M+1)為預分頻器的分頻比。採用+M/M+1的雙模前置分頻器，將fvco進行A次(M+1)分頻和(N-A)次M分頻。因此，VCO的輸出頻率為:
[0003]fvco=[ (N-A) XM+AX (M+1)] Xfr= (MXN+A) Xfr,
[0004]A值改變1，fvco值改變fr，從而使得VCO的輸出頻率步進變小，可以獲得更多的頻點輸出。整個的分頻比可以使用以下公式計算:
[0005]fvco= (MXN+A) Xfosc + R (A〈N),
[0006]其中，fvco為外部VCO的輸出頻率；N為二進位11位可變程序計數器的預置分頻比(3~2047)汸為二進位7位吞咽計數器的預置分頻比((T127) ；fosc為參考晶振的頻率(3^40MHz) #為二進位14位可變程序參考計數器的預置分頻比(3~16383) ;M為雙模預分頻器的預置分頻比(64/ 65或128/129)。
[0007]如果頻率合成器是工作在300MHz以下的高頻(300MHz)或以上時，對分頻器電路(尤其是預分頻電路)提出了很高的要求，預分頻電路工作的一些性能指標，比如相位延遲，噪聲等，對整個頻率合成器的精度有著直接而重要的影響。
[0008]當上升到特高頻以後，比如IGHz以上，再採用CMOS工藝的數字電路來實現預分頻是不明智的。因為CMOS工藝的數字電路工作在全擺幅，比如電源電壓是3V，那麼全擺幅就是在(T3V之間，這會造成頻率響應時間延長，處理的信號頻率越高，相位延遲越嚴重，直接導致預分頻器的輸出信號質量下降，嚴重時影響到頻率合成器的正常工作。
[0009]在甚高頻及以上的信號分頻器當中，預分頻電路可以採用ECL (Emitter CoupleLogic，發射極耦合邏輯電路)結構來實現。但是在現有的BICMOS (Bipolar CMOS)工藝上，即使是採用最小寄生電容，最好fT (特徵頻率)的單管NPN來實現ECL結構，其頻響還是會受到制約，所以特高頻以上的信號預分頻電路，採用SOI工藝(SiIiCon-On-1nsulator,絕緣襯底上的矽)來實現是一個可行的方法。但在SOI工藝尚不成熟的情況下，如何利用現有BICMOS工藝的改進來改善頻響特性，成為本【技術領域】中亟需解決的重要問題。
【發明內容】
[0010]本發明的目的是克服了上述現有技術中的缺點，提供一種在使用發射極耦合邏輯電路結構替代CMOS工藝的數字電路實現預分頻結構，並對集成電路晶片結構進行改進，從而有效提升發射極耦合邏輯電路結構預分頻器的頻響特性，提高電路在特高頻信號下工作的響應速度，且結構簡單，成本低廉，應用範圍較為廣泛的特高頻雙模預分頻電路結構及其集成電路晶片結構。
[0011 ] 為了實現上述的目的，本發明的特高頻雙模預分頻電路結構具有如下構成:
[0012]該電路結構包括反饋迴路和多級分頻迴路，所述的反饋迴路的輸入端連接待分頻的輸入信號，所述的反饋迴路的輸出端連接所述的多級分頻迴路的輸入端，所述的多級分頻迴路的輸出端為分頻信號輸出端。
[0013]該特高頻雙模預分頻電路結構中，所述的多級分頻迴路為由五個二分頻器順序連接形成的五級二分頻迴路，所述的五個二分頻器的輸出信號都通過判斷器連接所述的反饋迴路。
[0014]該特高頻雙模預分頻電路結構中，所述的二分頻器包括兩個收尾相連的發射極耦合分頻電路。
[0015]該特高頻雙模預分頻電路結構中，所述的五級二分頻迴路還包括第一開關電路和第二開關電路，所述的第一開關電路連接於所述的五級二分頻迴路中的第五級二分頻器，所述的第二開關電路連接於所述的判斷器。
[0016]該特高頻雙模預分頻電路結構中，所述的判斷器的輸出端為吞除脈衝控制信號輸出端。
[0017]本發明還提供一種具有所述的特高頻雙模預分頻電路結構的集成電路晶片結構，所述的晶片結構包括P型襯底層和形成於所述的P型襯底層之上的並具有所述的特高頻雙模預分頻電路結構的金屬層，所述的集成電路晶片結構還具有形成於所述的襯底層和金屬層之間的N型阱，所述的N型阱與所述的金屬層和襯底層之間分別形成有第一寄生電容和
第二寄生電容。
[0018]採用了該發明的特高頻雙模預分頻電路結構及其集成電路晶片結構，其電路結構包括反饋迴路和多級分頻迴路，所述的反饋迴路的輸入端連接待分頻的輸入信號，所述的反饋迴路的輸出端連接所述的多級分頻迴路的輸入端，所述的多級分頻迴路的輸出端為分頻信號輸出端。從而提供一種使用發射極耦合邏輯電路結構替代CMOS工藝的數字電路實現預分頻結構。並進一步對集成電路晶片結構進行改進，在集成電路晶片結構的P型襯底層和形成於所述的P型襯底層之上的金屬層之間增加N型阱，N型阱與所述的金屬層和襯底層之間分別形成有第一寄生電容和第二寄生電容。從而實現有效提升發射極耦合邏輯電路結構預分頻器的頻響特性，提高電路在特高頻信號下工作的響應速度的特高頻雙模預分頻電路結構及其集成電路晶片結構。且本發明的特高頻雙模預分頻電路結構及其集成電路晶片結構，其結構簡單，成本低廉，應用範圍也較為廣泛。
【專利附圖】
【附圖說明】
[0019]圖1為數字式頻率合成器的原理框圖。
[0020]圖2為本發明的特高頻雙模預分頻電路結構的示意圖。
[0021]圖3為本發明的特高頻雙模預分頻電路的集成電路晶片壓點縱向結構示意圖。
[0022]圖4為發射極耦合二分頻器形成示意圖。
[0023]圖5為發射極耦合二分頻器功能仿真波形圖。[0024]圖6為本發明的特高頻雙模預分頻電路結構在A20= 「H」時:A10= 「L」，64分頻；AlO= 「H」，65分頻的仿真波形圖。
[0025]圖7為本發明的特高頻雙模預分頻電路結構在A20= 「L」時:A10= 「L」，128分頻；AlO= 「H」，129分頻的仿真波形圖。
[0026]圖8為常見的集成電路晶片設計的壓點縱向結構示意圖。
[0027]圖9為本發明的集成電路晶片和現有技術中的集成電路晶片的預分頻電路的頻率響應仿真波形對比示意圖。
【具體實施方式】
[0028]為了能夠更清楚地理解本發明的技術頁面，特舉以下實施例詳細說明。
[0029]請參閱圖2所示,為本發明的特高頻雙模預分頻電路結構的示意圖。
[0030]在一種實施方式中，該特高頻雙模預分頻電路結構包括反饋迴路和多級分頻迴路。所述的反饋迴路的輸入端連接待分頻的輸入信號，所述的反饋迴路的輸出端連接所述的多級分頻迴路的輸入端，所述的多級分頻迴路的輸出端為分頻信號輸出端。
[0031]在一種優選的實施方式中，所述的多級分頻迴路為由五個二分頻器順序連接形成的五級二分頻迴路，所述的五個二分頻器的輸出信號都通過判斷器連接所述的反饋迴路。所述的二分頻器包括兩個收尾相連的發射極耦合分頻電路。所述的五級二分頻迴路還包括第一開關電路和第二開關電路，所述的第一開關電路連接於所述的五級二分頻迴路中的第五級二分頻器，所述的第二開關電路連接於所述的判斷器。該判斷器的輸出端為吞除脈衝控制信號輸出端。
[0032]本發明還提供一種具有所述的特高頻雙模預分頻電路結構的集成電路晶片結構，如圖3所示，所述的晶片結構包括P型襯底層和形成於所述的P型襯底層之上的金屬層，該金屬層具有所述的特高頻雙模預分頻電路結構。所述的襯底層和金屬層之間還形成有N型阱，該N型阱與所述的金屬層和襯底層之間分別形成有第一寄生電容和第二寄生電容。
[0033]在實際應用中，本發明的特高頻雙模預分頻電路設計為由三極體實現的ECL結構。
[0034]ECL電路的二分頻器是由兩級模擬鎖存器組成，功能是實現二分頻。但與數字二分頻器不同的是，模擬分頻器的信號幅度小，Vp-p僅為500mV左右，不必如數字分頻器一樣在Vcc (電源)和Gnd (地)之間作高低電平轉換，所以能夠提高響應速度，更適合於高頻信號的處理。
[0035]常見的ECL 二分頻器形成如圖4所示，其中，左則是模擬鎖存器電路圖，它是構成ECL分頻電路的最基本單元。D1、D2是一對同頻反相的差分信號，CP、CPN是一對時鐘信號。當CP為「H」時，Q為Dl信號取反，QN為D2信號取反；而當CP為「L」時，Q、QN信號通過保持電路保持不變。將兩個這種鎖存器如圖4右上部分所示首尾相連即可得到一個右下部分所示的二分頻器。該二分頻器功能仿真波形如圖5所示。
[0036]在圖2所示的本發明特高頻雙模預分頻電路結構中，A6是要進行分頻的VCO信號，A16、A17是分頻後的信號，A10、A20是兩個控制開關，A2、A3是反饋信號，A4、A5是進入五級二分頻的信號，A100、A13、A11、A15、A16是各級二分頻的輸出信號，A8是決定是否吞除脈衝的控制信號。[0037]A20= 「H，，時:A10= 「L」，64分頻；A10= 「H」，65分頻的仿真波形圖如圖6所示。
[0038]A20= 「L」時:A10= 「L」，128分頻；A10= 「H」，129分頻的仿真波形圖如圖7所示。
[0039]通常的IC晶片設計的壓點縱向結構如圖8所示，以75X75um2的壓點大小為例，金屬層和襯底之間存在寄生電容Cp，這種寄生電容Cp約為0.5PF，這個存在於信號輸入端到地之間的電容會影響到電路的頻響特性。
[0040]而本發明的特高頻雙模預分頻電路的集成電路晶片的壓點縱向結構如圖3所示。其在襯底上多做一次N阱(NW)，寄生電容Cp就成為Cl和C2的串聯。由於NW與襯底間的結電容C2很小，所以，這種結構的總的到地寄生電容僅為約0.02PF。比原先結構小了一個數量級，頻率響應也有所改善。
[0041]改進前、後預分頻電路的頻率響應仿真波形如圖9所示。改進後，頻響的中心頻率向後移動了約200MHz，增益也有所提升。
[0042]採用了該發明的特高頻雙模預分頻電路結構及其集成電路晶片結構，其電路結構包括反饋迴路和多級分頻迴路，所述的反饋迴路的輸入端連接待分頻的輸入信號，所述的反饋迴路的輸出端連接所述的多級分頻迴路的輸入端，所述的多級分頻迴路的輸出端為分頻信號輸出端。從而提供一種使用發射極耦合邏輯電路結構替代CMOS工藝的數字電路實現預分頻結構。並進一步對集成電路晶片結構進行改進，在集成電路晶片結構的P型襯底層和形成於所述的P型襯底層之上的金屬層之間增加N型阱，N型阱與所述的金屬層和襯底層之間分別形成有第一寄生電容和第二寄生電容。從而實現有效提升發射極耦合邏輯電路結構預分頻器的頻響特性，提高電路在特高頻信號下工作的響應速度的特高頻雙模預分頻電路結構及其集成電路晶片結構。且本發明的特高頻雙模預分頻電路結構及其集成電路晶片結構，其結構簡單，成本低廉，應用範圍也較為廣泛。
[0043]在此說明書中，本發明已參照其特定的實施例作了描述。但是，很顯然仍可以作出各種修改和變換而不背離本發明的精神和範圍。因此，說明書和附圖應被認為是說明性的而非限制性的。
【權利要求】
1.一種特高頻雙模預分頻電路結構，其特徵在於，所述的電路結構包括反饋迴路和多級分頻迴路，所述的反饋迴路的輸入端連接待分頻的輸入信號，所述的反饋迴路的輸出端連接所述的多級分頻迴路的輸入端，所述的多級分頻迴路的輸出端為分頻信號輸出端。
2.根據權利要求1所述的特高頻雙模預分頻電路結構，其特徵在於，所述的多級分頻迴路為由五個二分頻器順序連接形成的五級二分頻迴路，所述的五個二分頻器的輸出信號都通過判斷器連接所述的反饋迴路。
3.根據權利要求2所述的特高頻雙模預分頻電路結構，其特徵在於，所述的二分頻器包括兩個收尾相連的發射極耦合分頻電路。
4.根據權利要求2所述的特高頻雙模預分頻電路結構，其特徵在於，所述的五級二分頻迴路還包括第一開關電路和第二開關電路，所述的第一開關電路連接於所述的五級二分頻迴路中的第五級二分頻器，所述的第二開關電路連接於所述的判斷器。
5.根據權利要求2所述的特高頻雙模預分頻電路結構，其特徵在於，所述的判斷器的輸出為吞除脈衝控制信號輸出。
6.一種具有權利要求1所述的特高頻雙模預分頻電路結構的集成電路晶片結構，所述的晶片結構包括P型襯底層和形成於所述的P型襯底層之上的金屬層，該金屬層具有所述的特高頻雙模預分頻電路結構，其特徵在於，所述的集成電路晶片結構還具有形成於所述的襯底層和金屬層之間的N型阱，所述的N型阱與所述的金屬層和襯底層之間分別形成有第一寄生電容和第二寄生電容。
【文檔編號】H03K23/00GK103595401SQ201210287662
【公開日】2014年2月19日 申請日期:2012年8月13日 優先權日:2012年8月13日
【發明者】黃立朝, 劉冰, 周景暉, 程學農 申請人:無錫華潤矽科微電子有限公司