高速並串行轉換器裝置的製作方法
2023-05-28 22:41:21
專利名稱：高速並串行轉換器裝置的製作方法
技術領域：
本發明一般涉及通信系統，並且更具體地，涉及在通信系統中使用的 並串行轉換器/串並行轉換器(SerDes)電路。
背景技術：
通常，將SerDes電路合併入集成電路並且高速運轉，並且將並行數據 轉換成串行數據、將串行數據轉換成並行數據。
傳統的SerDes有下列缺點它們使用先入先出(FIFO)電路來跨越時鐘 域，因而需要額外的功率和區域；它們使用高速復用器來管理用於輸出路 徑的比特選擇，這給波形增加了不對稱性、或者增加了額外的流水線觸發 器等待時間。
發明內容
為了提供對一個或多個方面的基本理解，下面給出了對這些方面的簡 單概述。該概述不是對所有預期方面的廣泛綜述，而且既不是要標識出所 有方面的關鍵或者決定性元素、也不是要界定任何或者所有方面的範圍。 其唯一目的是以簡單形式給出一個或多個方面的某些概念，作為對稍後給 出的更詳細說明的序言。
根據一個方面， 一個電路取4個並行數據比特和它們的低頻(例如，200 MHz)時鐘，並且將它們轉換成高頻(例如，800 MHz)的串行數據流。該基本結構可以支持遠超過1GHZ的速度。解決了下列問題-從內核到焊盤
(pad)的數據/時鐘偏移(skew)。通過將內核邏輯的最後一級推到悍盤中來解 決該問題。_慢時鐘(nibl時鐘-200 MHz)和快時鐘(tx時鐘-800 MHz)之 間的時鐘偏差(uncertainty)。通過使用一個電路來安全地跨越時鐘域並且將 所有高速時鐘抖動(jitter)/偏移保持為被限制於發射機內小的區域來解決該 問題。同時，還有一個電路用來避免nibl和tx時鐘之間的任何亞穩態問題。 -所述電路避免了當使用FIFO電路(如在傳統實現中)以便於跨越時鐘域 時出現的額外等待時間。-所述電路避免了 FIFO電路所使用的額外電路 區域和功率以及對FIFO指針進行處理所需的控制邏輯。
為了實現前述和相關目的， 一個或多個方面包括以下充分描述並且在 權利要求中特別指出的特徵。下列的說明和附圖詳細闡述了所述一個或多 個方面中的某些說明性的方面。然而，這些方面只是指示出可以在其中使 用各個方面的原理的各種方式中的很少一些，並且所描述的方面是要包括 所有這樣的方面和它們的等價物。
圖1是對並串行轉換器的示例性實施例進行說明的方框圖； 圖2說明了根據一個方面的主機並串行轉換器啟動的示例性時序圖； 圖3說明了根據一個方面的主機並串行轉換器和驅動器接口偏移校準 的示例性時序圖；以及
圖4是對發射SerDes結構的示例性實施例進行說明的方框圖。
具體實施例方式
現在，將參考附圖對各個實施例進行說明，其中，貫穿全文使用相同 的參考標號代表相同的元素。在下列說明中，出於解釋的目的，闡述了許 多特定細節，以提供對一個或多個實施例的透徹理解。然而，可以不採用 這些特定細節來實現這些實施例，這是顯而易見的。在其它例子中，以方 框圖的形式示出了公知的結構和設備，以便有助於對一個或多個實施例進 行說明。
4在一個實施例中，並串行轉換器電路100包括在圖1中所描繪的下列
電路
流水線輸入級110:這是一組寄存器，其使得能夠很容易地實現從內
核到MDDI主機PHY的數據比特的時序收斂(timing closure)。它從內核取 8比特並行數據，並且使用內核byte—clock對它們進行鎖存。第一主機和 外部主機具有不同的字節時鐘，使得它們以不同的數據速率同時運行。
並串行轉換器啟動塊120:當並串行轉換器應該啟動時，由內核將 tx—ff—ena信號置為有效。該塊從內核取得tx—ff—ena信號，並且將其同步到 tx—elk域(高速時鐘，即768 MHz)。
字節選擇發生器130:該塊生成與全速率時鐘tx一clk同步的字節選擇 信號。它還通過在數據已經在流水線級中停留4個tx—elk周期之後加載該 數據來最大化設置/保持時序裕度(timing margin)。這是很關鍵的，因為溫 度和電壓的變化可能使來自內核的字節和Tx時鐘具有相對於彼此的最大 士3ns的相位偏移。
並串行轉換器輸出級140:該塊加載來自流水線級的8個並行數據比 特，並且隨後將它們串行移出。每8個tx—clk周期(g卩，8/768 MHz)重複該 操作。
通過從內核取得8比特的慢的並行數據，並且將它們以8倍速度串行 移出到選通編碼器、並最終輸出到主機驅動器，並串行轉換器電路100使 得主機能夠高速(例如，以768 MHz)運行。
根據一個方面，圖2中所描繪的時序圖示出了主機啟動順序。下面是 對圖中A、 B和C部分的說明。
A部分代表2個byte—clock周期，其中，tx—ff—ena被置為有效，以使 焊盤中的數據流水線加載邏輯1。注意，在這裡數據和選通線都是浮置的 (floating)。
B部分代表STB—START—UP狀態，其中，選通驅動器被啟用，但是 tx—ff一ena為低。在選通線上的預期輸出是邏輯0。數據線仍然是浮置的。
C部分代表DATA一START—UP狀態，其中，數據驅動器被啟用，但是 tx—ff—ena為低。在數據線上的預期輸出是邏輯0。在C結束處，tx—ff—ena 被置為有效，並且選通應該開始按照來自內核的mddi_data_0Ut字節來進行切換(toggle)。
在另一方面中，圖3中所描繪的時序圖示出了主機並串行轉換器和驅 動器接口偏移校準。當從內核將skew—caLena置為有效時，來自內核的數 據字節是0x00。之前8個數據字節是零，因此焊盤繼續對選通線進行切換， 就好像數據為0 —樣。當skew—cal—ena信號變為高時，MDDI開始將選通 的輸出路由到數據。換言之，skew—caLena信號的作用是使用輸入數據字 節對選通序列進行編碼，並且數據和選通驅動器都輸出編碼後的選通序列。 數據字節僅用於算出選通值並且不會被發送出去。
現在參考圖4，在另一個實施例中，發射SerDes 400包含3個主要的 功能區域1)並串行轉換器410:該電路包含4個觸發器和4個復用器。 它取得nibl數據的4個並行比特，並且以4倍時鐘速度將它們串行移出到 低電壓差分信號發射機。每4個TX時鐘(例如，以200 MHz)加載並行比 特，並且每個TX時鐘(例如，以800 MHz)串行移出。2)發射機(TX)使能 塊(enable block) 420:該電路包含反相器和3個觸發器。它具有來自內核的 3個輸入:txff—ena、 nibl—clk和tx—clk。其輸出啟動並串行轉換器tx—elk—ena。 當tx—clk_ena被置為有效時， 一個觸發器在nibl_clk的下一個上升沿加載 "1"。隨後，通過tx一clk將這個"l"移送經過2個串行寄存器。最後一個 寄存器輸出tx一clk一ena，其啟動並串行轉換器。3)計數塊430:該電路包 含反相器、2個觸發器和NOR門。它創建nibLd—ena波形，該波形對並串 行轉換器中的nibl或者串行數據載荷進行編程。
本領域的技術人員將會理解，可以使用各種不同技術和方法中的任何 一種來表示信息和信號。例如，可以通過電壓、電流、電磁波、磁場或粒 子、光場或粒子、或者其任何組合來表示貫穿上述說明書可能提及的數據、 指令、命令、信息、信號、比特、符號和碼片。
本領域的技術人員將進一步意識到，可以將結合這裡所公開的實施例 描述的各種說明性的邏輯塊、模塊、電路和算法步驟實現為電子硬體、計 算機軟體、或者二者的組合。為了清楚地說明硬體和軟體的這種可交換性， 上面一般就其功能來描述各種說明性的組件、塊、模塊、電路和步驟。將 這樣的功能實現為硬體還是軟體取決於特定應用和施加在整個系統上的設 計約束。對於每個特定應用，技術人員可以以各種方式實現所描述的功能，但是不應該將這些實現決定解釋為造成偏離本發明的範圍。
可以以通用處理器、數位訊號處理器(DSP)、專用集成電路(ASIC)、現 場可編程門陣列(FPGA)或者其它可編程邏輯器件、分立門或者電晶體邏 輯、分立硬體組件、或者設計為執行這裡所描述的功能的其任意組合來實 現或者執行結合這裡所公開的實施例描述的各種說明性的邏輯塊、模塊和 電路。通用處理器可以是微處理器，但是可替代地，該處理器可以是任何 常規處理器、控制器、微控制器、或者狀態機。還可以將處理器實現為計 算設備的組合，例如，DSP和微處理器的組合、多個微處理器、與DSP 內核結合的一個或多個微處理器、或者任何其它這種配置。
可以將結合這裡所公開的實施例描述的方法或算法的步驟直接具體實 現在硬體、由處理器執行的軟體模塊、或者二者的組合中。軟體模塊可以 駐留在RAM存儲器、快閃記憶體、ROM存儲器、EPROM存儲器、EEPROM存 儲器、寄存器、硬碟、可移動盤、CD-ROM、或者本領域中已知的任何其 它形式的存儲介質中。示例性存儲介質可被耦合到處理器，使得處理器可 以從存儲介質讀取信息並且將信息寫入存儲介質。可替代地，存儲介質可 以是處理器的一個組成部分。處理器和存儲介質可以駐留在ASIC中。ASIC
可以駐留在用戶終端中。可替代地，處理器和存儲介質可以作為分立組件 駐留在用戶終端中。
提供了所公開實施例的前述說明，以使本領域的任何技術人員都能夠 實現或者使用本發明。這些實施例的各種修改對於本領域的技術人員來說 將是顯而易見的，並且可以將這裡定義的一般原理應用到其它實施例，而 不脫離本發明的精神或者範圍。因此，本發明並不是要被限制於這裡所示 的實施例，而是要符合與這裡所公開的原理和新穎特徵相一致的最寬範圍。
權利要求
1、一種並串行轉換器/串並行轉換器裝置，包括並串行轉換器，用於取得N個並行數據比特並且以N倍時鐘速度將它們串行移出到發射機；發射機使能塊，用於啟動所述並串行轉換器模塊；以及計數塊。2、如權利要求1所述的並串行轉換器/串並行轉換器裝置，其中，所述並串行轉換器還包含觸發器和復用器，並且用於N個並行數據比特並且以N倍時鐘速度將它們串行移出到發射機。
2、 如權利要求1所述的並串行轉換器/串並行轉換器裝置，其中，所 述並串行轉換器還包含觸發器和復用器，並且用於N個並行數據比特並且 以N倍時鐘速度將它們串行移出到發射機。
3、 如權利要求2所述的並串行轉換器/串並行轉換器裝置，其中，所 述發射機使能塊還包含反相器和觸發器,並且用於啟動所述並串行轉換器。
4、 如權利要求3所述的並串行轉換器/串並行轉換器裝置，其中，所 述發射機使能塊還包含反相器、觸發器和NOR門，並且用於創建對所述 並串行轉換器中的數據載荷進行編程的波形。
全文摘要
一種並串行轉換器/串並行轉換器(100；400)裝置包括並串行轉換器(100；400)，用於取得N個並行數據比特並且以N倍時鐘速度將它們串行移出到發射機；發射機使能塊(110，120，420)，用於啟動並串行轉換器模塊；以及計數塊(130；430)。並串行轉換器包含觸發器和復用器，並且用於N個並行數據比特並且以N倍時鐘速度將它們串行移出到發射機。發射機使能塊(110，120；420)包含反相器和觸發器，並且用於啟動並串行轉換器。計數塊可以包含計數器或反相器、觸發器和NOR門，並且用於創建對並串行轉換器中的數據載荷進行編程的已劃分時鐘。
文檔編號H03M9/00GK101536318SQ200780042243
公開日2009年9月16日 申請日期2007年11月13日 優先權日2006年11月13日
發明者J·岡薩雷斯 申請人:高通股份有限公司