模擬數字轉換電路的製作方法
2023-05-29 13:09:26
專利名稱：模擬數字轉換電路的製作方法
技術領域：
本發明是有關於一種轉換電路，尤其是指一種模擬數字轉換電路。
背景技術：
現今，微電腦系統具備了快速運算、儲存數據的能力，在目前的機電系統中，微電腦所製作而成的控制器(controller)早已取代舊時純機械式或是電機機械式的控制機構。微電腦內部的訊號模式，皆為數字式訊號，即通常所謂的邏輯「0」或「1」，邏輯0代表低電位，通常在微電腦系統中為0伏特，邏輯1代表高電位，通常在微電腦系統中為5伏特。 然而在自然界中的物理現象，當予以數量化之後往往是呈現連續的輸入訊號，因此若欲將外界物理量的變化量傳入微電腦中進行運算，或是要由微電腦輸出命令驅動裝置時，就需要將訊號進行轉換的處理。一般所量測的電壓或電流等連續訊號，可稱之為輸入訊號。把輸入訊號轉換成數字訊號的裝置則稱為模擬對數字轉換器(analog to digital converter，ADC)。在模擬對數字訊號的轉換技術上，有各種不電路架構以完成工作，分別為(1)單斜率ADC(Single Slope Integrating A/D Converter) (2)雙 14 $ ADC(DoubleSlope Integrating A/D Converter)。在模擬數字轉換器中，都具備有一積分電路，如圖1所示，輸入訊號Iin經由包含電容C和運算放大器12的積分電路進行積分，如此即可在運算放大器12的輸出端D產生一積分訊號，如圖2所示此積分訊號為一三角波訊號。比較器14比較積分訊號與一參考訊號Vref以產生一比較訊號。計數器16耦接比較器14的輸出端以計數比較訊號，以表示計數一個三角波訊號，如此即可產生數字訊號，比較訊號更作為一重置訊號RST以重置積分電路，以產生下一個積分訊號，即產生下一個三角波訊號。由上述可知，比較器14每比較積分訊號與參考訊號而產生一比較訊號後，就必須要重置積分電路，以產生下一個積分訊號。所以以一 12位模擬數字轉換器而言，計數器16 要計數4096次，所以積分電路就必須要被重置4096次。習知的積分電路在重置時，是會產生非線性誤差antegral Non-Linearity, INL)，且非線性誤差會被累積，因此，此非線性誤差會隨著積分電路被重置的次數增加而增加，如此則會降低模擬數字轉換器的精確度。因此，如何減少非線性效應的產生為現今發展模擬數字轉換器的一大重要課題。因此，本發明即在針對上述問題而提出一種模擬數字轉換電路，其可減少積分電路被重置的次數，而減少非線性效應，以解決上述問題。
發明內容
本發明的目的在於提供一種模擬數字轉換電路，其藉由比較器依序比較積分訊號與複數參考訊號，而產生複數比較訊號，第一計數電路計數該些比較訊號而產生一重置訊號以重置積分電路，由於積分電路在比較器產生複數比較訊號後，才被重置一次，如此可減少積分電路被重置的次數，而減少非線性效應，以提高模擬數字轉換電路的精確度。
為了達到上述的目的，本發明是一種模擬數字轉換電路，其包含有一積分電路，積分一輸入訊號以產生一積分訊號；一參考訊號產生電路，依序產生複數個參考訊號；一比較器，接收該積分訊號與該些參考訊號，並依序比較該積分訊號與該些參考訊號，以依序產生複數個比較訊號；以及一第一計數電路，接收該些比較訊號，並計數該些比較訊號，以產生一重置訊號而重置該積分電路與該第一計數電路。本發明中，其中該參考訊號產生電路更包含一分壓電路，接收一參考電壓，而產生該些參考訊號；以及一開關模塊，耦接該分壓電路與該比較器之間，以依序傳送該些參考訊號至該比較器，該開關模塊受控於該第一計數電路。本發明中，其中該分壓電路包含複數個電阻，該些電阻相互串聯。本發明中，其中該積分電路更包含一運算放大器，接收該輸入訊號；一電容，並聯於該運算放大器，以產生該積分訊號；一第一放電開關，耦接該電容的一端與一第一放電端之間，該第一放電開關受控於該第一計數電路；以及一第二放電開關，耦接該電容的另一端與一第二放電端之間，該第二放電開關受控於該第一計數電路。本發明中，其中該積分訊號為一三角波訊號。本發明中，其中該比較器為一遲滯比較器。本發明中，其中該第一計數電路包含一計數器，計數該些比較訊號，而產生一計數訊號；以及一邏輯電路，依據該計數訊號產生該重置訊號。本發明中，其中該計數器更包含複數個正反器，其相互串聯，以計數該些比較訊號而產生該計數訊號。本發明中，其更包含一第二計數電路，耦接該第一計數電路以計數該重置訊號，以產生一計數訊號；以及一閂鎖電路，接收該第一計數電路與該第二計數電路的該些計數訊號，以產生一栓鎖訊號。本發明具有的有益效果本發明所述模擬數字轉換電路的積分電路在比較器產生該些比較訊號後，才被重置一次，如此即可減少積分電路被重置的次數，以降低積分電路的非線性誤差，而提高模擬數字轉換電路的精確度。
圖1是現有技術的積分電路的電路圖；圖2是現有技術的積分電路的波形圖；圖3是本發明的模擬數字轉換電路的一較佳實施例的電路圖；以及
圖4是本發明的模擬數字轉換電路的一較佳實施例的波形圖<圖號對照說明C電容Iin 輸入訊號RST重置訊號Vcmo第二放電端Veefp參考電壓12運算放大器16計數器22運算放大器26第一放電開關30參考訊號產生電路34開關模塊50第一計數電路54邏輯電路63閂鎖電路67參考訊號
Vcffli第一放電端 Vref參考訊號 Veefn參考準位
14比較器
20積分電路
24電容
28第二放電開關
32分壓電路
40比較器
52正反器
61第二計數電路
65積分訊號
69小三角波訊號
具體實施例方式為使對本發明的結構特徵及所達成的功效有更進一步的了解與認識，用以較佳的實施例及附圖配合詳細的說明，說明如下首先，請參閱圖3與圖4，其是本發明的模擬數字轉換電路的一較佳實施例的電路圖與波形圖。如圖所示，本發明模擬數字轉換電路包含一積分電路20、一參考訊號產生電路 30、一比較器40與一第一計數電路50。積分電路20接收一輸入訊號Iin並積分輸入訊號 Iin而產生如圖4所示的一積分訊號65。於此實施例中，輸入訊號Iin為一電流訊號。參考訊號產生電路30依序產生複數個參考訊號。比較器40的正輸入端與負輸入端分別接收積分電路20所產生的積分訊號65與參考訊號產生電路30所產生的該些參考訊號，並依序比較積分訊號65與該些參考訊號，以產生複數比較訊號。本發明模擬數字轉換電路的比較器40的一較佳實施例為一遲滯比較器。再參閱圖3，第一計數電路50耦接比較器40的輸出端，以接收比較器40所產生的該些比較訊號並計數該些比較訊號。第一計數電路50計數該些比較訊號的次數至一門坎值時，即產生一重置訊號RST 重置積分電路20。積分電路20是在比較器40比較積分訊號65與該些參考訊號而產生該些比較訊號之後，才被第一計數電路50重置一次，如此即可以降低積分電路20被重置的次數，以可減低積分電路20的非線性誤差，而提高模擬數字轉換電路的精確度。此外，本發明模擬數字轉換電路的積分電路20更包含一運算放大器22、一電容對、一第一放電開關26與一第二放電開關觀。運算放大器22的輸入端接收輸入訊號Iin。 電容M並聯於運算放大器22以產生積分訊號65。當輸入訊號Iin輸入於積分電路20時， 積分電路20即會積分輸入訊號Iin而產生積分訊號65。如圖4所示，本發明模擬數字轉換電路的積分訊號65為一三角波訊號。第一放電開關沈耦接電容M的一端與一第一放電端V。mi之間，且受控於第一計數電路50的重置訊號RST。第二放電開關觀耦接電容M的另一端與一第二放電端V。m。之間，且亦受控於第一計數電路50的重置訊號RST。第一重置訊號RST用於導通第一放電開關沈與第二放電開關28，以對電容22進行放電而重置積分電路20。如此，積分電路20是會重新積分輸入訊號Iin而產生下一個積分訊號65，即產生下一個三角波訊號。再參閱圖3，本發明模擬數字轉換電路的參考位訊號生電路30更包含一分壓電路 32與一開關模塊34。分壓電路32的兩端分別接收一參考電壓Vkefp與一參考準位VKEFN，分壓電路32包含複數個電阻，且該些電阻相互串聯以分壓該參考電壓Vkefp,以產生如圖4所示的不同準位的複數參考訊號67，該些參考訊號67的準位是逐漸提高。開關模塊34耦接分壓電路32與比較器40之間，以依序傳送不同準位的該些參考訊號67至比較器40，以供比較器40比較積分訊號65與該些參考訊號67，而產生複數比較訊號。一旦，積分訊號65的準位高於參考訊號產生電路30所提供的一參考訊號67的準位時，開關模塊34即會切換而傳送具有更高準位之下一參考訊號67至比較器40。由於積分訊號65的準位亦會逐漸提高，所以比較器40比較積分訊號65與該些參考訊號67會產生複數比較訊號。參考訊號產生電路30提供不同準位的參考訊號67至比較器40而與積分訊號65進行比較，所以比較器40所產生的每一比較訊號即相當於一個小三角波訊號69。 因此，第一計數電路50計數該些比較訊號的數量，即相當於計數三角波訊號69的數量。本發明的開關模塊34受控於第一計數電路50，第一計數電路50每計數一個比較訊號即會控制開關模塊34，以傳輸不同準位的參考訊號67至比較器40。本發明的開關模塊30包含有複數開關，而分別耦接於分壓電路32的該些電阻與比較器40之間，以提供不同準位的參考訊號67至比較器40。該些開關受控於第一計數電路50。復參閱圖3，本發明模擬數字轉換電路的第一計數電路50包含一計數器與一邏輯電路M。於此實施例中，計數器包含有複數正反器52且相互串聯，該些正反器52為D型正反器52。每一正反器52的一輸入端D 與一反向輸出端QB是相耦接，該些正反器52的第一個正反器的一頻率輸入端CK是耦接比較器40的輸出端，以接收比較訊號。此外，除該些正反器52的最後一個正反器之外，每一正反器52的一輸出端Q是耦接下一個正反器52的一頻率輸入端CK，而相串聯。每一正反器52的輸出端Q即分別輸出計數訊號BO B3，該些計數訊號BO B3為二進位。上述計數器用於計數比較訊號的數量，即相當於計數三角波訊號69的數量，而對應輸出該些計數訊號BO B3。該些計數訊號BO B3可用於做為控制開關模塊34的控制訊號，以控制開關模塊34的該些開關，以傳輸不同準位的參考訊號67至比較器40。此實施例的計數器是利用複數正反器52實現，但並不局限本發明的第一計數電路50的計數器僅能由正反器52 所構成，此領域技術人員可知計數器亦可由其它常用電路構成。邏輯電路M耦接計數器以接收該些計數訊號BO B3，並依據該些計數訊號BO B3而得知三角波訊號69的數量。邏輯電路M依據該些計數訊號BO B3而得知三角波訊號69的數量達到門坎值時，即產生重置訊號RST而重置積分電路20，以重新積分輸入訊號 Iin產生下一個新積分訊號65，即產生下一個大三角波訊號。此實施例的門坎值為預先設定於邏輯電路M內，其值依據使用需求而可改變。此外，重置訊號RST亦會重置第一計數電路50的計數器，於此實施例中即藉由重置訊號RST重置該些正反器52，以重新計數比較器40所輸出的複數比較訊號。
由上述說明可知，第一計數電路50是用於計數該些比較訊號的數量即計數小三角波訊號69的數量，並在比較訊號的數量達到門坎值時即重置積分訊號65，以產生下一個積分訊號，且重置計數訊號BO B3。如此，每一積分訊號65是相當於包含有固定數量的小三角波訊號69。再參閱圖3，本發明更包含一第二計數電路61與一閂鎖電路63。第二計數電路61 接收第一計數電路50所產生的重置訊號RST並計數重置訊號RST，而產生一計數訊號並傳送至栓鎖電路63。第二計數電路61所產生的計數訊號是表示積分訊號65的數量，即表示積分電路20所產生的大三角波訊號的數量。栓鎖電路63更耦接第一計數電路50以接收該些計數訊號BO B3，如此栓鎖電路63依據第一計數電路50的該些計數訊號BO B3以及第二計數電路61的計數訊號，即可得知積分訊號65的數量以及積分訊號65所包含的小三角波訊號69的數量。換言之，小三角波訊號69的總數量即為積分訊號65的數量與每一積分訊號65所包含的小三角波訊號69的數量的乘積。栓鎖電路63依據第一計數電路50 的該些計數訊號BO B3與第二計數電路61的計數訊號，而產生一栓鎖訊號，以提供給後續電路。栓鎖訊號提供給後續電路的運用會隨著不同電路設計而不同，且並非為本發明的主要技術特徵，所以在此則不詳述。運用本發明的模擬數字轉換電路是可降低積分電路20被重置的次數，而減少非線性效應，而提高模擬數字轉換電路的精確度。舉例來說，以一 12位模擬數字轉換電路而言，其必須產生4096個小三角波訊號。因此，一般現有技術模擬數字轉換電路的積分電路必須要被重置4096次。然而，本發明的積分電路20是不需要被重置4096次，假若本發明的參考訊號產生電路30可提供16個不同準位的參考訊號67，也就是一個積分訊號65可相對包含有16個小三角波訊號69，所以第一計數電路50為4位計數電路，再設計第二計數電路61為8位計數電路，而用於計數積分訊號65的數量，如此即可達到12位的功用。換言之，本發明的積分電路20僅需被重置256次，所以重置次數而僅有現有技術的16分之一。 如此，即可有效可降低積分電路20被重置的次數，而減少非線性效應，而提高模擬數字轉換電路的精確度，上述第一計數電路50為4位計數電路與第二計數電路61為8位計數電路僅為本發明的一較佳實施例，第一計數電路50與第二計數電路61是可依據使用需求而設計並不局限上述的實施例。綜上所述，本發明模擬數字轉換電路包含積分電路、參考訊號產生電路、比較器與第一計數電路，積分電路積分輸入訊號以產生積分訊號，參考訊號產生電路依序產生複數參考訊號，比較器接收積分電路所產生的積分訊號與參考訊號產生電路產生的該些參考訊號，並依序比較積分訊號與該些參考訊號，以產生複數比較訊號，第一計數電路計數該些比較訊號，以產生重置訊號而重置積分電路，如此，即可達到減少重置積分電路的次數以減少非線性效應，而提高模擬數字轉換電路的精確度。綜上所述，僅為本發明的一較佳實施例而已，並非用來限定本發明實施的範圍，凡依本發明權利要求範圍所述的形狀、構造、特徵及精神所為的均等變化與修飾，均應包括於本發明的權利要求範圍內。
權利要求
1.一種模擬數字轉換電路，其特徵在於，其包含有 一積分電路，積分一輸入訊號以產生一積分訊號； 一參考訊號產生電路，依序產生複數個參考訊號；一比較器，接收該積分訊號與該些參考訊號，並依序比較該積分訊號與該些參考訊號， 以依序產生複數個比較訊號；以及一第一計數電路，接收該些比較訊號，並計數該些比較訊號，以產生一重置訊號而重置該積分電路與該第一計數電路。
2.如權利要求1所述的模擬數字轉換電路，其特徵在於，其中該參考訊號產生電路更包含一分壓電路，接收一參考電壓，而產生該些參考訊號；以及一開關模塊，耦接該分壓電路與該比較器之間，以依序傳送該些參考訊號至該比較器， 該開關模塊受控於該第一計數電路。
3.如權利要求2所述的模擬數字轉換電路，其特徵在於，其中該分壓電路包含複數個電阻，該些電阻相互串聯。
4.如權利要求1所述的模擬數字轉換電路，其特徵在於，其中該積分電路更包含 一運算放大器，接收該輸入訊號；一電容，並聯於該運算放大器，以產生該積分訊號；一第一放電開關，耦接該電容的一端與一第一放電端之間，該第一放電開關受控於該第一計數電路；以及一第二放電開關，耦接該電容的另一端與一第二放電端之間，該第二放電開關受控於該第一計數電路。
5.如權利要求1所述的模擬數字轉換電路，其特徵在於，其中該積分訊號為一三角波訊號。
6.如權利要求1所述的模擬數字轉換電路，其特徵在於，其中該比較器為一遲滯比較器。
7.如權利要求1所述的模擬數字轉換電路，其特徵在於，其中該第一計數電路包含 一計數器，計數該些比較訊號，而產生一計數訊號；以及一邏輯電路，依據該計數訊號產生該重置訊號。
8.如權利要求7所述的模擬數字轉換電路，其特徵在於，其中該計數器更包含 複數個正反器，其相互串聯，以計數該些比較訊號而產生該計數訊號。
9.如權利要求1所述的模擬數字轉換電路，其特徵在於，其更包含一第二計數電路，耦接該第一計數電路以計數該重置訊號，以產生一計數訊號；以及一閂鎖電路，接收該第一計數電路與該第二計數電路的該些計數訊號，以產生一栓鎖訊號。
全文摘要
本發明涉及一種模擬數字轉換電路，其包含一積分電路、一參考訊號產生電路、一比較器與一第一計數電路，積分電路積分一輸入訊號以產生一積分訊號，參考訊號產生電路依序產生複數參考訊號，比較器接收積分訊號與該些參考訊號，並依序比較積分訊號與該些參考訊號，以依序產生複數比較訊號，第一計數電路計數該些比較訊號，以產生一重置訊號而重置積分電路。由於積分電路系在比較器產生複數比較訊號後，才被重置一次，如此可達到減少積分電路被重置的次數，而減少非線性效應，以提高模擬數字轉換電路的精確度。
文檔編號H03M1/34GK102281069SQ201010199048
公開日2011年12月14日 申請日期2010年6月8日 優先權日2010年6月8日
發明者劉銘晃 申請人:矽創電子股份有限公司