具有獨立製作的垂直摻雜分布的柵極結構的製作方法

2023-06-22 05:20:21

專利名稱：具有獨立製作的垂直摻雜分布的柵極結構的製作方法
技術領域：
本發明總體上涉及半導體器件加工，更具體地，涉及具有獨立製作的垂直摻雜分布(vertical doping profile)的半導體電晶體柵極結構(semiconductor transistor gate structure)。
背景技術：
多晶矽(polysilicon)已經成為了MOSFET(金屬氧化物半導體場效應電晶體)結構中柵極電極(gate electrode)的優選材料。具體地，多晶矽比金屬柵極電極優異之處在於其在達到共晶(eutectic)溫度前能抵禦更高的後續加工溫度。此外，多晶矽易於利用低壓化學氣相沉積(LPCVD)沉積在塊體矽(bulk silicon)或二氧化矽(SiO2)上。
現有技術的MOSFET電晶體通過在柵極氧化物(gate oxide)和襯底上沉積柵極疊層材料(gate stack material)來製成。光刻(lithography)和蝕刻(etch)工藝用於定義多晶矽柵極結構，然後柵極結構和矽襯底兩者得以熱氧化。接著，注入源極/漏極(S/D)延伸區(extension)和環形區(halo)。這樣的注入通常利用間隔壁(spacers)來進行，以在柵極和注入的結(junction)之間形成特定的距離。在某些情況中，注入NFET器件的S/D延伸區將無需間隔壁，但PFET器件的S/D延伸區的注入在間隔壁存在的情況下進行。在注入S/D延伸區之前通常形成厚間隔壁。之後，利用已有的厚間隔壁來進行深S/D的注入。然後進行高溫退火(anneal)以將結活化。
由於在單一集成電路上集成更多有源器件(active devices)的趨勢需要製造越來越小的MOSFET結構，所以MOSFET柵極的電阻成為了器件速度的限制因素。於是，有利的是採用具有可能的最小片電阻率(sheet resistivity)的材料來與多晶矽柵極結構相接觸。為此，公知的是，耐火金屬矽化物可以利用傳統濺射、沉積和退火工藝而容易地在多晶矽MOSFET柵極結構上形成。耐火金屬矽化物在退火後具有較低的片電阻率，並且還與通常使用的互連金屬形成低電阻歐姆接觸。因此，一旦結通過高溫退火活化，則S/D區域和柵極頂部均被矽化。
為了既充分提高多晶矽活化，又使多晶矽的耗盡效應(depletion effect)減到最小，柵極以較高的摻雜劑濃度摻雜。不幸地，當柵極被重度摻雜時，高的摻雜劑濃度還會對柵極上的矽化作用產生不利影響，尤其是柵極線寬降低到0.1μm閾值以下時。由於適當的矽化物的形成是獲得低電阻柵極(因而降低信號傳播延遲)所必須的，所以還需要具有一種柵極結構，其中，柵極底部被重度摻雜以使多晶矽的耗盡效應最小化，而同時柵極頂部得以更輕度的摻雜以形成適當的矽化物。然而，採用當前的器件加工方法，即使對柵極頂部進行單獨的、輕度摻雜的注入，後續退火工藝也會導致柵極中摻雜劑的再分布，從而導致較一致的垂直摻雜劑濃度。

發明內容
前述討論的現有技術的缺點和不足通過半導體電晶體的一種柵極結構來克服或減小。在一示例性實施例中，該柵極結構包括以第一摻雜劑濃度摻雜的下部多晶矽區(lower polysilicon region)和以第二濃度摻雜的上部多晶矽區(upper polysilicon region)，第二濃度不同於第一濃度。導電阻擋層(conductive barrier layer)設置在下部和上部多晶矽區之間，其中，導電阻擋層防止了下部和上部多晶矽區之間的雜質擴散。
另一方面，MOS電晶體器件包括源極擴散區(source diffusion region)和漏極擴散區(drain diffusion region)。柵極疊層結構設置在柵極介電層(gatedielectric)上，柵極疊層結構還包括以第一摻雜劑濃度摻雜的下部多晶矽區、設置在下部多晶矽區上的導電阻擋層、以及設置在導電阻擋層上的上部多晶矽區。該上部多晶矽區以與第一濃度不同的第二濃度摻雜，且其中該導電阻擋層防止了下部和上部多晶矽區之間的雜質擴散。
再一方面，形成半導體電晶體的柵極結構的方法包括在柵極介電層上形成下部多晶矽區。該下部多晶矽區中注入第一摻雜劑濃度的摻雜劑。然後，在下部多晶矽區上形成導電阻擋層，且在該導電阻擋層上形成上部多晶矽區。該上部多晶矽區以第二摻雜劑濃度進行注入，所述第二濃度小於所述第一濃度。


參見示例性附圖，其中在該多個圖中相同的元件標以相同的標記，其中圖1-12示出了根據本發明一實施例的可用於形成MOS電晶體器件的柵極結構的示例性加工步驟的順序，該柵極結構具有獨立製作的垂直摻雜分布。
具體實施例方式
此處公開的是一種用於MOS電晶體器件的柵極結構，其具有改善的柵極活化特性(gate activation characteristics)，且沒有柵極線電阻的下降，其中防止了所不需要的雜質不利地影響高性能MOS電晶體的柵極特性。簡而言之，該柵極結構包括通過導電擴散阻擋層彼此隔開的下部多晶矽區和上部多晶矽區。下部多晶矽區摻以第一濃度，該濃度非常地不同於(例如高於)摻雜上部多晶矽區所用的第二濃度。
於是，該擴散阻擋層允許獨立調節柵極的下部和上部多晶矽區之間的摻雜分布(doping profile)，且還防止了退火過程中上部和下部區域之間雜質的擴散。從而，由高摻雜劑濃度導致的矽化問題在上部區域得以減輕，且不會危及柵極的通過下部區域的高摻雜劑濃度的活化。因此，延伸區、源極/漏極、和/或環形區(halo)注入可得以優化，而沒有任何相應的有害的多晶矽耗盡和摻雜劑滲透問題。
現在參見附圖，其示出可用於形成MOS電晶體的垂直製作的柵極結構的示例性工藝步驟的順序。圖1中，多晶矽(poly-Si)塊體(block)102首先形成在柵極介電層104上(例如諸如柵極氧化層)，該柵極介電層又形成在襯底106上。襯底106可以是本領域技術人員所知的任何合適的半導體襯底，諸如矽襯底或多層絕緣體上矽(silicon-on-insulator)(SOI)襯底，柵極介電層104形成在其上。柵極介電層104可以例如通過氧化襯底106或通過在襯底106上沉積氧化物層來形成。然後，第一層多晶矽得以沉積、構圖和蝕刻以形成多晶矽塊體102，該塊體將成為以上所概括描述的新柵極疊層結構的一部分。
一旦形成了多晶矽塊體102，則犧牲層(sacrificial layer)(例如氧化物層)108沉積在柵極介電層104和多晶矽塊體102上，然後被平坦化而下降至多晶矽塊體的頂部，如圖2所示。然後，在圖3中，通過選擇性蝕刻使多晶矽塊體102凹陷，以形成柵極結構的第一層，以下稱為下部多晶矽區110。此時，進行下部多晶矽區110的第一離子注入工藝，如圖4所示，以提供足以用於柵極活化和防止耗盡效應的高摻雜劑濃度。如果下部多晶矽區110的所需厚度較薄，則注入的尾部(tail of the implant)會延伸到溝道區(channel)中。在此情形下，第一離子注入可以在使多晶矽塊體102下陷之前完成。
適當的摻雜劑包括但不限於硼(B)、磷(P)、砷(As)和BF2。根據具體的摻雜劑或摻雜劑的組合，其濃度將會不同。然而，下部多晶矽區的示例性摻雜劑濃度為約1×1021原子/立方釐米(atoms/cm3)。
圖5示出導電阻擋層112在氧化物層108和下部多晶矽區110上的形成。如下文討論的那樣，導電阻擋層112將用於防止上部和下部多晶矽區之間摻雜劑的擴散(多晶矽摻雜劑以及環形區/延伸區注入摻雜劑)。諸如氮化鎢(WN)的金屬因其電導性能和其作為阻擋層的功能性而為阻擋層112的優選材料，且可以通過化學氣相沉積(CVD)沉積在氧化物層108和下部多晶矽區110的上面。其它適用於阻擋層的材料包括氮化鉭(TaN)、氮化鈦(TiN)、矽氮化鎢(WSiN)、矽氮化鉭(TaSiN)、氮化鈦鋁(AlTiN)、矽化鈦(TiSi)、以及由超薄電介質(例如SiN或SiON)形成的量子導電半絕緣(quantumconductive semi-insulating)阻擋層、及其組合物。阻擋層112在下部多晶矽區110上的形成以基本上一致的厚度來進行，以留下其中將形成柵極的上部多晶矽區的凹陷(recess)114。
接著，如圖6所示，在第一阻擋層112上沉積第二層多晶矽116，然後對其平坦化向下至氧化物層108，如圖7所示，以形成上部多晶矽區118。第二層多晶矽116可以是與用於形成圖1和2的多晶矽塊體102的第一多晶矽層具有相同的導電類型。作為選擇地，第二層116可以是第一多晶矽層的相反導電類型。圖8中，示出了第二離子注入工藝，其中，其摻雜劑濃度優選小於第一注入工藝的摻雜劑濃度，以不危及對後續矽化物形成的完整性。再者，具體的注入濃度取決於所用的具體摻雜劑，但是第二層116的示例性濃度為約3×1020原子/cm3左右。
現在參見圖9，氧化物層108通過蝕刻去除，以用於形成擴散區(即源極和漏極區)，並用於作為MOS器件的特徵的延伸區和環形區注入。具體地，圖10示出了延伸注入區120、以及環形注入區122的成角度注入。然後，如圖11所示，在注入源極/漏極擴散區126之前，以傳統方式形成源極/漏極間隔壁124。然後，該器件在高溫(例如自約700℃至約1300℃，優選地自約900℃至約1100℃)下退火，以活化擴散區126。
由於導電阻擋層112的存在，在退火過程中，在高劑量下部多晶矽區108和低劑量上部多晶矽區118之間沒有明顯的摻雜劑濃度變化。也就是說，沒有阻擋層112的存在，退火過程將導致下部和上部多晶矽區中摻雜的均等化。此外，在退火過程中，源極/漏極或延伸區/環形區形成過程中注入的任何氟或碳原子將保留在上部多晶矽區118中。因此，獲得了柵極頂部和柵極底部之間摻雜劑和雜質的完全分隔。
最後，圖12示出了矽化步驟之後形成柵極結構(總體上用128來表示)和MOS電晶體130的完成，在該矽化步驟中，矽化物層132形成在源極/漏極擴散區120上、以及在柵極結構形成的上部多晶矽區118上。適用於矽化物層132的材料包括但不必限於矽化鈷(CoSi)、矽化鈦(TiSi)和矽化鎳(NiSi)。作為上部多晶矽區118中較輕度摻雜劑濃度的結果，避免了矽化的困難。
如將進一步理解的那樣，上述柵極結構還可用於Si/SiGeC(上部/下部)多晶矽疊層，其中，由於SiGeC多晶中摻雜劑的溶解度較高，多晶矽耗盡效應進一步減小。因此，如果SiGeC用於上部或下部多晶區，則優選地在較高濃度下摻雜，以利用其溶解度的增加，同時上部多晶區中的矽應當更輕度地摻雜，以防止矽化問題。
所公開的柵極結構的另一好處源自以下事實也注入到柵極中的延伸區、源極/漏極、和/或環形區注入會導致MOS器件的某些問題。例如在PFET器件中，延伸區和源極/漏極注入會包含BF2，因為隨之會獲得更淺的結，這與相同熱負擔(thermal budget)的硼相反。另一方面，柵極中氟的出現還增強了摻雜劑自柵極起通過柵極電介質向下面溝道區中的擴散。溝道區中過多的摻雜劑對高性能MOS器件是有害的，尤其是當前半導體產業中正在開發的具有超薄氧化物(例如＜15)和高k電介質的MOS器件。
然而，採用以上柵極結構的導電阻擋層，柵極的底部將得以保護而免於氟穿過柵極電介質的滲透。這還適用於諸如碳的擴散阻擋物質的存在。在某些情形中，需要用擴散阻擋物質來注入源極/漏極和/或延伸區，以獲得超淺結和超銳利環形區。但是，如果碳存在於下部區域柵極中，則阻礙了摻雜劑擴散到柵極底部，於是所得的多晶耗盡(poly depletion)將對MOS器件的性能有害。再者，導電阻擋層用於保護柵極的下部多晶矽區域而使之沒有任何擴散阻擋物質。
雖然已經參照優選實施例描述了本發明，但是本領域技術人員將理解，在不脫離本發明的範圍的情況下，對其各元件可以作各種改變和作各種等價替換。此外，在不脫離本發明的實質內容的情形下，可以作諸多改變，以使具體的情形或材料與發明的教導相適應。因此，本發明並不限於為實施本發明而設計的作為最好方式公開的具體實施例，相反，本發明包括所附權利要求的範圍所涵蓋的所有實施方案。
權利要求
1.一種用於半導體電晶體的柵極結構，包括以第一濃度摻雜的下部多晶矽區；以第二濃度摻雜的上部多晶矽區，所述第二濃度不同於所述第一濃度；以及導電阻擋層，其設置在所述下部和所述上部多晶矽區之間；其中，所述導電阻擋層防止了所述下部和所述上部多晶矽區之間的雜質擴散。
2.如權利要求1的柵極結構，其中，所述第二濃度小於所述第一濃度。
3.如權利要求1的柵極結構，還包括設置在所述上部多晶矽區上的矽化物層。
4.如權利要求3的柵極結構，其中，所述矽化物層選自以下的組矽化鈷CoSi、矽化鈦TiSi、矽化鎳NiSi、以及包括前述物質中的至少一種的組合。
5.如權利要求1的柵極結構，其中，所述下部多晶矽區和所述上部多晶矽區中的至少一個包括矽鍺碳SiGeC。
6.如權利要求1的柵極結構，其中，所述下部多晶矽區以約1×1021原子/立方釐米的濃度摻雜，所述上部多晶矽區以約3×1020原子/立方釐米的濃度摻雜。
7.如權利要求1的柵極結構，其中，所述導電阻擋層選自以下組氮化鎢WN、氮化鉭TaN、氮化鈦TiN、矽氮化鎢WSiN、矽氮化鉭TaSiN、氮化鈦鋁AlTiN、矽化鈦TiSi、量子導電半絕緣阻擋層、以及包括前述物質中的至少一種的組合。
8.一種金屬氧化物半導體(MOS)電晶體器件，包括源極擴散區和漏極擴散區；以及設置在柵極介電層上的柵極疊層結構，所述柵極疊層結構還包括下部多晶矽區，其以第一摻雜劑濃度摻雜；導電阻擋層，其設置在所述下部多晶矽區上；以及上部多晶矽區，其設置在所述導電阻擋層上，所述上部多晶矽區以第二濃度摻雜，所述第二濃度與所述第一濃度不同，其中，所述導電阻擋層防止了所述下部和所述上部多晶矽區之間雜質的擴散。
9.如權利要求8的電晶體器件，其中，所述第二濃度小於所述第一濃度。
10.如權利要求8的電晶體器件，還包括設置在所述上部多晶矽區上的矽化物層。
11.如權利要求10的電晶體器件，其中，所述矽化物層選自以下的組矽化鈷CoSi、矽化鈦TiSi、矽化鎳NiSi、以及包括前述物質中的至少一種的組合。
12.如權利要求8的電晶體器件，其中，所述下部多晶矽區和所述上部多晶矽區中的至少一個包括矽鍺碳SiGeC。
13.如權利要求8的電晶體器件，其中，所述下部多晶矽區以約1×1021原子/立方釐米的濃度摻雜，所述上部多晶矽區以約3×1020原子/立方釐米的濃度摻雜。
14.如權利要求8的電晶體器件，其中，所述導電阻擋層選自以下組氮化鎢WN、氮化鉭TaN、氮化鈦TiN、矽氮化鎢WSiN、矽氮化鉭TaSiN、氮化鈦鋁AlTiN、矽化鈦TiSi、量子導電半絕緣阻擋層、以及包括前述物質中的至少一種的組合。
15.一種形成半導體電晶體的柵極結構的方法，包括在柵極介電層上形成下部多晶矽區；以第一摻雜劑濃度向所述下部多晶矽區中注入摻雜劑；在所述下部多晶矽區上形成導電阻擋層；在所述導電阻擋層上形成上部多晶矽區；以及以第二摻雜劑濃度向所述上部多晶矽區中注入摻雜劑，所述第二濃度小於所述第一濃度。
16.如權利要求15的方法，還包括在所述上部多晶矽區上形成矽化物層。
17.如權利要求15的方法，其中，所述導電阻擋層選自以下組氮化鎢WN、氮化鉭TaN、氮化鈦TiN、矽氮化鎢WSiN、矽氮化鉭TaSiN、氮化鈦鋁AlTiN、矽化鈦TiSi、量子導電半絕緣阻擋層、以及包括前述物質中的至少一種的組合。
18.如權利要求15的方法，其中，所述下部多晶矽區包括矽鍺碳SiGeC。
19.如權利要求1 5的方法，其中，所述下部多晶矽區以約1×1021原子/立方釐米的濃度摻雜，所述上部多晶矽區以約3×1020原子/立方釐米的濃度摻雜。
20.如權利要求15的方法，其中，所述下部多晶矽區由以下步驟形成在所述柵極介電層上形成多晶矽塊體；在所述柵極介電層和所述多晶矽塊體上形成犧牲層；平坦化所述犧牲層向下至所述多晶矽塊體的頂部；以及使所述多晶矽塊體下陷至比平坦化的犧牲層的頂部低。
全文摘要
本發明公開了一種用於半導體電晶體的柵極結構。在一示例性實施例中，柵極結構包括以第一摻雜劑濃度摻雜的下部多晶矽區、以及以第二濃度摻雜的上部多晶矽區，該第二濃度不同於第一濃度。導電阻擋層設置在下部和上部多晶矽區之間，其中，導電阻擋層防止了下部和上部多晶矽區之間的雜質擴散。
文檔編號H01L29/10GK1503374SQ20031011643
公開日2004年6月9日 申請日期2003年11月21日 優先權日2002年11月21日
發明者奧默·H·多庫馬西, 奧利格·格魯申科夫, 傑克·A·曼德爾曼, 卡爾·拉登斯, 布魯斯·B·多麗絲, B 多麗絲, 格魯申科夫, A 曼德爾曼, 奧默 H 多庫馬西, 拉登斯 申請人:國際商業機器公司