脈衝產生電路的製作方法
2023-06-14 00:50:56 1
專利名稱：脈衝產生電路的製作方法
技術領域：
本發明涉及電子電路技術，特別涉及一種脈衝產生電路。
背景技術：
現有脈衝產生電路，通常利用輸入信號及其經過延遲之後的信號做一個邏輯運算 來產生，這就要求輸入信號在延遲的過程中不能再變化，如果輸入信號在延遲的過程中發 生變化而延遲之後的信號來不及變化，最終將導致無法得到正確的脈衝信號。
發明內容
本發明要解決的技術問題是提供一種脈衝產生電路，產生的脈衝精確，且同時可 以產生兩個脈衝信號，實現簡單。為解決上述技術問題，本發明的脈衝產生電路，包括一觸發器、一延遲電路、一或
門、第一緩衝器、第二緩衝器；所述觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接所 述延遲電路的輸入端和第一緩衝器的輸入端，所述延遲電路的清零端接清零信號，輸出端 接第二緩衝器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述 觸發器的清零端；所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上升延遲 後在其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延後在其輸出 端輸出低電平，所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上 升延遲後在其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延後在 其輸出端輸出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平後，要恢復到能 產生上升延遲的電路狀態需要一恢復時間；所述觸發器的輸入信號的周期大於或等於延遲電路上升延遲、下降延遲和恢復時 間之和。所述觸發器可以為D觸發器。所述觸發器可以為上升沿觸發或下降沿觸發。本發明的脈衝產生電路，將輸入信號輸入到觸發器的時鐘控制端，利用觸發器的 沿觸發(上升沿或下降沿)得到脈衝信號的一個沿，這個沿再經過延遲電路產生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發器，並將觸發器清零或置位，由此得到脈衝信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈衝的寬度，實現簡單，產生的 脈衝精確，且同時可以產生兩個脈衝。
下面結合附圖和具體實施方式
對本發明作進一步的詳細說明。圖1是本發明的脈衝產生電路一實施例結構示意3
圖2是本發明的脈衝產生電路一實施例脈衝產生波形圖。
具體實施例方式本發明的脈衝產生電路一實施例如圖1所示。包括一 D觸發器DFF、一延遲電路 DELAY、一邏輯或門OR、第一緩衝器BUF1、第二緩衝器BUF2 ；所述D觸發器DFF的數據輸入 端D接電源電壓vpwr，時鐘控制端CP接輸入信號in，數據輸出端Q接所述延遲電路DELAY 的輸入端IN和第一緩衝器BUFl的輸入端，所述延遲電路DELAY的清零端CLR接清零信號 clr，輸出端OUT接第二緩衝器BUF2的輸入端和或門OR的一輸入端，或門OR的另一輸入端 接清零信號clr，輸出端接所述D觸發器DFF的清零端CLR。所述延遲電路DELAY，當其輸入端由低電平變為高電平時，產生上升延遲 tpulsel，遲延上升延遲tpulsel後在其輸出端輸出高電平，當其輸入端由高電平變為低電 平時，遲延下降遲延tpulSe2後在其輸出端輸出低電平，所述延遲電路DELAY遲延下降遲 延tpulSe2在其輸出端輸出低電平後，要恢復到能產生上升延遲tpulsel的電路狀態需要 一恢復時間trc ；所述D觸發器DFF的輸入信號in的周期tcyc大於或等於延遲電路DELAY上升延 遲 tpulsel、下降延遲 tpulse2 禾口恢復時間 trc 之禾口(tcyc ^ tpulsel+tpulse2+trc)。電路工作原理如圖2所示假設輸入信號in的周期為tcyc，第一個周期tcycl輸入信號的高電平vpwr寬度 為twhl，第二個周期tcyc2輸入信號的高電平vpwr寬度為twh2，低電平的值為零。這裡以 輸入信號in的上升沿觸發為例進行說明。1)在輸入信號in第一個周期上升沿到來之前，先施加清零信號clr進行一下清零 動作以穩定電路各點的狀態，清零之後，D觸發器DFF數據輸出端Q輸出信號dff_out，延遲 電路DELAY輸出端OUT輸出信號dl_out，第一緩衝器BUFl的輸出信號outl和第二緩衝器 BUF2的輸出信號out2都被置零。2)清零之後，輸入信號in的上升沿到來，觸發D觸發器DFF的數據輸入端D的數 據，即vpwr，所以D觸發器DFF的數據輸出端Q的輸出信號dff_out變為高電平，相應第一 緩衝器BUFl的輸出信號outl也變為高電平，同時D觸發器DFF的數據輸出端Q的輸出信 號dff_out經過延遲電路DELAY的上升遲延tpulsel，延遲電路DELAY的輸出端的輸出信號 dl_out變高電平，相應第二緩衝器的輸出信號out2也變為高電平，D觸發器DFF的數據輸 出端Q的輸出信號dl_out變高電平之後經過一個或門使該或門的輸出信號reset變高電 平，使此時D觸發器DFF的數據輸出端Q的輸出信號dff_out被復位到低電平，接下來第一 緩衝器的輸出信號outl也變為低電平，這樣就產生了一個脈衝寬度為上升遲延tpulsel的 脈衝信號。3)第一緩衝器的輸出信號outl的脈衝信號產生之後，D觸發器DFF的數據輸出 端Q的輸出信號dff_out為低電平，經過延遲電路DELAY的下降遲延tpulSe2後，延遲電路 DELAY的輸出信號dl_out變低，相應第二緩衝器的輸出信號out2也變為低電平，這樣又產 生了一個脈衝寬度為下降遲延tpulSe2的脈衝信號。4)第二緩衝器的輸出信號out2的脈衝信號產生之後，需要等待一個恢復時間 trc，使延遲電路DELAY的中間信號恢復到第一個周期之前的狀態，再開始第二個周期的脈 衝產生。這樣輸入信號的第二個上升沿到來之後，經過和第一個周期同樣的過程，就會產生和第一個周期相同脈衝寬度的脈衝。5)依此類推，重複步驟2) 4)，只要保證輸入信號的周期大於或等 於延遲電路DELAY上升延遲tpulsel、下降延遲tpulse2和恢復時間trc之和 (tcyc彡tpulsel+tpulse2+trc)，就能連續產生分別具有相同脈衝寬度(tpulsel/ tpulse2)的兩個脈衝信號。並且可以看到，即使輸入信號的第一個周期tcycl高電平寬度twhl和第二個周期 tcyc2高電平寬度twh2不相等，也不影響脈衝信號的產生。這是因為在輸入信號in的下 降沿到來時，D觸發器DFF處於保持狀態，不影響D觸發器DFF的數據輸出端Q的輸出信號 dff_out，從而也就不會影響第一緩衝器的輸出信號outl和第二緩衝器的輸出信號out2。上述實施例是利用D觸發器實現沿觸發，但實現沿觸發不限於D觸發器，本領域技 術人員公知，採用其他觸發器同樣可以實現沿觸發。圖2所示為利用上升沿進行觸發器的 觸發，本領域技術人員公知，採用下降沿進行觸發器的觸發亦可。本發明的脈衝產生電路，將輸入信號輸入到觸發器的時鐘控制端，利用觸發器的 沿觸發(上升沿或下降沿)得到脈衝信號的一個沿，這個沿再經過延遲電路產生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發器，並將觸發器清零或置位，由此得到脈衝信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈衝的寬度，實現簡單，產生的 脈衝精確，且同時可以產生兩個脈衝。
權利要求
1.一種脈衝產生電路，其特徵在於，包括一觸發器、一延遲電路、一或門、第一緩衝器、 第二緩衝器；所述觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接所述延 遲電路的輸入端和第一緩衝器的輸入端，所述延遲電路的清零端接清零信號，輸出端接第 二緩衝器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述觸發 器的清零端；所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上升延遲後在 其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延後在其輸出端輸 出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平後，要恢復到能產生上升延 遲的電路狀態需要一恢復時間；所述觸發器的輸入信號的周期大於或等於延遲電路上升延遲、下降延遲和恢復時間之和。
2.根據權利要求1所述的脈衝產生電路，其特徵在於，所述觸發器為D觸發器。
3.根據權利要求1或2所述的脈衝產生電路，其特徵在於，所述觸發器為上升沿觸發或 下降沿觸發。
全文摘要
本發明公開了一種脈衝產生電路，包括一觸發器、一延遲電路、一或門、第一緩衝器、第二緩衝器；觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接延遲電路的輸入端和第一緩衝器的輸入端，延遲電路的清零端接清零信號，輸出端接第二緩衝器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接觸發器的清零端；輸入信號的周期大於或等於延遲電路上升延遲、下降延遲和恢復時間之和。本發明的脈衝產生電路，產生的脈衝精確，且同時可以產生兩個脈衝信號，實現簡單。
文檔編號H03K3/02GK102118147SQ201010027220
公開日2011年7月6日 申請日期2010年1月5日 優先權日2010年1月5日
發明者陳瑞欣 申請人:上海華虹Nec電子有限公司