移位寄存器單元及柵極驅動電路、顯示裝置的製作方法

2023-06-02 02:36:46

本實用新型涉及顯示技術領域，尤其涉及一種移位寄存器單元及柵極驅動電路、顯示裝置。

背景技術：

顯示器，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜電晶體-液晶顯示器)內設置有陣列基板，其中，陣列基板可以劃分為顯示區域和位於顯示區域周邊的布線區域。其中周邊區域內設置有用於對柵線進行逐行掃描的柵極驅動器。現有的柵極驅動器常採用GOA(Gate Driver on Array，陣列基板行驅動)設計將TFT(Thin Film Transistor，薄膜場效應電晶體)柵極開關電路集成在上述周邊區域構成GOA電路，以實現窄邊框設計。

現有技術中，GOA電路如圖1a所示，包括多個級聯的移位寄存器單元(RS1、RS2、RS3……)，每一個移位寄存器單元的輸出端OUT連接一行柵線(G_1、G_2或G_3……)，用於向柵線輸入柵極驅動信號。其中，上一級移位寄存器單元RS的輸出端OUT的信號作為下一級移位寄存器單元RS的輸入信號。由於每一行柵線與同一行的各個亞像素相連接，亞像素內設置有TFT以及液晶電容和寄生電容等元件，因此上述元件會對輸出端OUT輸出至下一級移位寄存器單元RS輸入端的信號造成延遲。這樣一來，如圖1b所示，柵極驅動信號的上升沿和下降沿的時間會增加。在此情況下，柵線在逐行掃描的過程中，上述延遲影響會逐行疊加，從而使得最後一行柵線G_n接收到的柵極驅動信號失真較嚴重，降低了GOA電路的驅動能力。

技術實現要素：

本實用新型的實施例提供一種移位寄存器單元及柵極驅動電路、顯示裝置，能夠避免GOA電路中一級移位寄存器單元輸出至柵線的柵極驅動信號對輸入至下一級移位寄存器單元的信號波形的影響。

為達到上述目的，本實用新型的實施例採用如下技術方案：

本實用新型實施例的一方面，提供一種移位寄存器單元，包括上拉控制模塊、第一上拉模塊、第二上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊、復位模塊以及重置模塊；所述上拉控制模塊連接第一電壓端，信號輸入端以及上拉節點，用於在所述信號輸入端的控制下，將所述第一電壓端的電壓輸出至上拉節點；所述第一上拉模塊連接第一時鐘信號端、第一信號輸出端以及所述上拉節點，用於在所述上拉節點的控制下將所述第一時鐘信號端的信號輸出至所述第一信號輸出端；所述第二上拉模塊連接所述第一時鐘信號端、第二信號輸出端以及所述上拉節點，用於在所述上拉節點的控制下將所述第一時鐘信號端的信號輸出至所述第二信號輸出端；所述下拉控制模塊連接第二時鐘信號端、所述第一時鐘信號端、上拉節點、所述下拉節點以及第二電壓端，用於在所述上拉節點的控制下將所述下拉節點的電位下拉至所述第二電壓端的電位，或者，用於第一時鐘信號端的控制下，將所述第一時鐘信號端的信號輸出至所述下拉節點，或者用於在第二時鐘信號端的控制下，將所述第二時鐘信號端的信號輸出至所述下拉節點；所述第一下拉模塊連接所述下拉節點、所述上拉節點、所述第一信號輸出端以及所述第二電壓端，用於在所述下拉節點的控制下，分別將所述上拉節點和所述第一信號輸出端的電位下拉至所述第二電壓端的電位；所述第二下拉模塊連接所述下拉節點、所述第二信號輸出端以及所述第二電壓端，用於在所述下拉節點的控制下，將所述第二信號輸出端的電位下拉至所述第二電壓端的電位；所述復位模塊連接復位信號端、所述上拉節點、第三電壓端，用於在所述復位信號端的控制下，將所述上拉節點的電位下拉至所述第三電壓端的電位；所述重置模塊連接所述第二時鐘信號端、第二電壓端、第一信號輸出端以及第二信號輸出端，用於在所述第二時鐘信號端的控制下，分別將所述第一信號輸出端以及第二信號輸出端的電位下拉至所述第二電壓端的電位。

優選的，所述上拉控制模塊包括第一電晶體，所述第一電晶體的柵極連接所述信號輸入端，第一極連接所述第一電壓端，第二極與所述上拉節點相連接。

優選的，所述第一上拉模塊包括第二電晶體和第三電晶體；所述第二電晶體的柵極連接所述上拉節點，第一極連接所述第一時鐘信號端，第二極與所述第一信號輸出端相連接。所述第三電晶體的柵極和第二極連接所述第一信號輸出端，第二極與所述第一時鐘信號端相連接。

優選的，所述第二上拉模塊包括第四電晶體和存儲電容；所述第四電晶體的柵極連接所述上拉節點，第一極連接所述第一時鐘信號端，第二極與所述第二信號輸出端相連接；所述存儲電容的一端連接所述第四電晶體的柵極，另一端與所述第二信號輸出端相連接。

優選的，下拉控制模塊包括第五電晶體、第六電晶體以及第七電晶體；所述第五電晶體的柵極和第一極連接所述第二時鐘信號端，第二極與所述下拉節點相連接；所述第六電晶體的柵極和第一極連接所述第一時鐘信號端，第二極與所述下拉節點相連接；所述第七電晶體的柵極連接所述上拉節點，第一極連接所述第二電壓端，第一極與所述下拉節點相連接。

優選的，所述第一下拉模塊包括第八電晶體和第九電晶體；所述第八電晶體的柵極連接所述下拉節點，第一極連接所述第二電壓端，第二極與所述上拉節點相連接；所述第九電晶體的柵極連接所述下拉節點，第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接。

優選的，所述第二下拉模塊包括第十電晶體，所述第十電晶體的柵極連接所述下拉節點，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接。

優選的，所述復位模塊包括第十一電晶體；所述第十一電晶體的柵極連接所述復位信號端，第一極連接所述第三電壓端，第二極與所述上拉節點相連接。

優選的，所述重置模塊包括第十二電晶體以及第十三電晶體；所述第十二電晶體的柵極連接所述第二時鐘信號端，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接；所述第十三電晶體的柵極連接所述第二時鐘信號端，所述第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接。

本實用新型實施例的另一方面，提供一種柵極驅動電路，用於對柵線逐行輸入柵極驅動信號，包括多級級聯的上所述的任意一種移位寄存器單元，每一級移位寄存器單元的第一信號輸出端用於與所述柵線相連接；除了第一級移位寄存器單元以外，上一級移位寄存器單元的第二信號輸出端與下一級移位寄存器單元的信號輸入端相連接；除了最後一級移位寄存器單元以外，下一級移位寄存器單元的第二信號輸出端與上一級移位寄存器單元的復位信號端相連接；第一極移位寄存器單元的信號輸入端和最後一級移位寄存器單元的復位信號端連接起始信號端。

本實用新型實施例的另一方面，提供一種顯示裝置包括如上所述的柵極驅動電路。

本實用新型實施例提供一種移位寄存器單元及柵極驅動電路、顯示裝置，該移位寄存器單元包括上拉控制模塊、第一上拉模塊、第二上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊、復位模塊以及重置模塊。其中上拉控制模塊連接第一電壓端，信號輸入端以及上拉節點，用於在信號輸入端的控制下，將第一電壓端的電壓輸出至上拉節點。第一上拉模塊連接第一時鐘信號端、第一信號輸出端以及所述上拉節點，用於在上拉節點的控制下將第一時鐘信號端的信號輸出至第一信號輸出端。第二上拉模塊連接第一時鐘信號端、第二信號輸出端以及上拉節點，用於在上拉節點的控制下將第一時鐘信號端的信號輸出至第二信號輸出端。下拉控制模塊連接第二時鐘信號端、第一時鐘信號端、上拉節點、下拉節點以及第二電壓端，用於在上拉節點的控制下將下拉節點的電位下拉至第二電壓端的電位，或者，用於第一時鐘信號端的控制下，將第一時鐘信號端的信號輸出至下拉節點，或者用於在第二時鐘信號端的控制下，將第二時鐘信號端的信號輸出至下拉節點。第一下拉模塊連接下拉節點、上拉節點、第一信號輸出端以及第二電壓端，用於在下拉節點的控制下，分別將上拉節點和第一信號輸出端的電位下拉至第二電壓端的電位。第二下拉模塊連接下拉節點、第二信號輸出端以及第二電壓端，用於在下拉節點的控制下，將第二信號輸出端的電位下拉至第二電壓端的電位。復位模塊連接復位信號端、上拉節點、第三電壓端，用於在復位信號端的控制下，將上拉節點的電位下拉至第三電壓端的電位。重置模塊連接第二時鐘信號端、第二電壓端、第一信號輸出端以及第二信號輸出端，用於在第二時鐘信號端的控制下，分別將第一信號輸出端以及第二信號輸出端的電位下拉至第二電壓端的電位。

這樣一來，當採用上述移位寄存器單元級聯構成柵極驅動電路時，該移位寄存器單元中與第一上拉模塊相連接的第一信號輸出端可以與柵線相連接，用於向柵線提供柵極掃描信號，而與第二上拉模塊相連接的第二信號輸出端可以與下一級移位寄存器單元的信號輸入端相連接，用於向該信號輸入端提供輸入信號。由於上述第一信號輸出端和第二信號輸出端可以分別通過第一上拉模塊和第二上拉模塊單獨控制，因此第一信號輸出端和第二信號輸出端為兩個獨立的信號輸出端，從而可以避免第一信號輸出端輸出的信號對第二信號輸出端輸出的信號造成影響，使得相鄰兩個移位寄存器單元之間的級聯關係減弱，達到降低移位寄存器單元信號輸入端接收到的信號出現延遲現象的發生機率。

附圖說明

為了更清楚地說明本實用新型實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1a為現有技術提供的一種柵極驅動電路輸出柵極掃描信號的示意圖；

圖1b為圖1a所示的柵極驅動電路輸出的柵極掃描信號出現延時的示意圖；

圖2為本實用新型實施例提供的一種移位寄存器單元的結構示意圖；

圖3為圖2中各個模塊的一種具體結構示意圖；

圖4為控制圖3所示的移位寄存器單元的一種信號時序圖；

圖5為本實用新型實施例提供的一種柵極驅動電路的結構示意圖。

附圖標記：

10-上拉控制模塊；20-第一上拉模塊；30-第二上拉模塊；40-下拉控制模塊；50-第一下拉模塊；60-第二下拉模塊；70-復位模塊；80-重置模塊。

具體實施方式

下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例。基於本實用新型中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本實用新型保護的範圍。

本實用新型實施例提供一種移位寄存器單元，如圖2所示，包括上拉控制模塊10、第一上拉模塊20、第二上拉模塊30、下拉控制模塊40、第一下拉模塊50、第二下拉模塊60、復位模塊70以及重置模塊80。

其中，上拉控制模塊10連接第一電壓端VDD，信號輸入端INPUT以及上拉節點PU，用於在信號輸入端INPUT的控制下，將第一電壓端VDD的電壓輸出至上拉節點PU。

第一上拉模塊20連接第一時鐘信號端CLK、第一信號輸出端OUTPUT1以及上拉節點PU，用於在上拉節點PU的控制下將第一時鐘信號端CLK的信號輸出至第一信號輸出端OUTPUT1。

第二上拉模塊30連接第一時鐘信號端CLKB、第二信號輸出端OUTPUT2以及上拉節點PU，用於在上拉節點PU的控制下將第一時鐘信號端CLK的信號輸出至第二信號輸出端OUTPUT2。

下拉控制模塊40連接第二時鐘信號端CLKB、第一時鐘信號端CLK、上拉節點PU、下拉節點PD以及第二電壓端VGL，用於在上拉節點PU的控制下將下拉節點PD的電位下拉至第二電壓端VGL的電位，或者，用於第一時鐘信號端CLK的控制下，將第一時鐘信號端CLK的信號輸出至下拉節點PD，或者用於在第二時鐘信號端CLKB的控制下，將第二時鐘信號端CLKB的信號輸出至下拉節點PD。

第一下拉模塊50連接下拉節點PD、上拉節點PU、第一信號輸出端OUTPUT1以及第二電壓端VGL，用於在下拉節點PD的控制下，分別將上拉節點PU和第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL的電位。

第二下拉模塊60連接下拉節點PD、第二信號輸出端OUTPUT2以及第二電壓端VGL，用於在下拉節點PD的控制下，將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL的電位。

復位模塊70連接復位信號端RESET、上拉節點PU、第三電壓端VSS，用於在復位信號端RESET的控制下，將上拉節點PU的電位下拉至第三電壓端VSS的電位。

重置模塊80連接第二時鐘信號端CLKB、第二電壓端VGL、第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2，用於在第二時鐘信號端CLKB的控制下，分別將第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL的電位。從而對第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2的電位進行重置。

這樣一來，當採用上述移位寄存器單元級聯構成柵極驅動電路時，該移位寄存器單元中與第一上拉模塊相連接的第一信號輸出端可以與柵線相連接，用於向柵線提供柵極掃描信號，而與第二上拉模塊相連接的第二信號輸出端可以與下一級移位寄存器單元的信號輸入端相連接，用於向該信號輸入端提供輸入信號。由於上述第一信號輸出端和第二信號輸出端可以分別通過第一上拉模塊和第二上拉模塊單獨控制，因此第一信號輸出端和第二信號輸出端為兩個獨立的信號輸出端，從而可以避免第一信號輸出端輸出的信號對第二信號輸出端輸出的信號造成影響，使得相鄰兩個移位寄存器單元之間的級聯關係減弱，達到降低移位寄存器單元信號輸入端接收到的信號出現延遲現象的發生機率。

以下對上述各個模塊的具體結構進行詳細的說明。

具體的，如圖3所示，該上拉控制模塊10包括第一電晶體M1，第一電晶體M1的柵極連接信號輸入端INPUT，第一極連接第一電壓端VDD，第二極與上拉節點PU相連接。

第一上拉模塊20可以包括第二電晶體M2和第三電晶體M3。其中，第二電晶體M2的柵極連接上拉節點PU，第一極連接第一時鐘信號端CLK，第二極與第一信號輸出端OUTPUT1相連接。

第三電晶體M3的柵極和第二極連接第一信號輸出端OUTPUT1，第二極與第一時鐘信號端CLK相連接。

需要說明的是，當上述第一上拉模塊20僅包括第二電晶體M2時，同樣可以在該電晶體導通的情況下，將第一時鐘信號端CLK輸出的信號傳輸至第一信號輸出端OUTPUT1。然而當該第一上拉模塊20包括第二電晶體M2和第三電晶體M3時，上述兩個電晶體可以均作為驅動電晶體，以同時導通向與第一信號輸出端OUTPUT1相連接的柵線輸出柵極掃描信號，從而提高該柵極掃描信號的驅動能力。

此外，第二上拉模塊30包括第四電晶體M4和存儲電容C。

第四電晶體M4的柵極連接上拉節點PU，第一極連接第一時鐘信號端CLK，第二極與第二信號輸出端OUTPUT2相連接。

存儲電容C的一端連接第四電晶體T4的柵極，另一端與第二信號輸出端OUTPUT2相連接。

下拉控制模塊40包括第五電晶體M5、第六電晶體M6以及第七電晶體M7。

第五電晶體M5的柵極和第一極連接第二時鐘信號端CLKB，第二極與下拉節點PD相連接。

第六電晶體M6的柵極和第一極連接第一時鐘信號端CLK，第二極與下拉節點PD相連接。

第七電晶體M7的柵極連接上拉節點PU，第一極連接第二電壓端VGL，第一極與下拉節點PD相連接。

第一下拉模塊50包括第八電晶體M8和第九電晶體M9。

第八電晶體M8的柵極連接下拉節點PD，第一極連接第二電壓端VGL，第二極與上拉節點PD相連接。

第九電晶體M9的柵極連接下拉節點PD，第一極連接第二電壓端VGL，第二極與第一信號輸出端OUTPUT1相連接。

第二下拉模塊60包括第十電晶體M10，該第十電晶體M10的柵極連接下拉節點PD，第一極連接第二電壓端VGL，第二極與第二信號輸出端OUTPUT2相連接。

復位模塊70包括第十一電晶體M11。

第十一電晶體M11的柵極連接復位信號端RESET，第一極連接第三電壓端VSS，第二極與上拉節點PU相連接。

重置模塊80包括第十二電晶體M12以及第十三電晶體M13。

第十二電晶體M12的柵極連接第二時鐘信號端CLKB，第一極連接第二電壓端VGL，第二極與第二信號輸出端OUTPUT2相連接。

第十三電晶體M13的柵極連接第二時鐘信號端CLKB，第一極連接第二電壓端VGL，第二極與第一信號輸出端OUTPUT1相連接。

需要說明的是，上述電晶體可以為N型電晶體，也可以為P型電晶體。上述電晶體的第一極可以為源極，第二極可以為漏極；或者第一極為漏極，第二極為源極，本實用新型對此不作限定。

以下以上述電晶體均為N型電晶體為例，並結合圖4對如圖5所示的移位寄存器單元中的各個電晶體，在一圖像幀的不同的階段(P1～P4)的通斷情況進行詳細的舉例說明。其中，本實用新型實施例中是以第一電壓端VDD輸出高電平，第二電壓端VGL以及第三電壓端VSS輸出低電平為例進行的說明。

在此情況下，在如圖4所示的初始化階段P1的第一子階段P11，CLK＝0，CLKB＝1，INPUT＝0，RESET＝0；其中「0」表示低電平，「1」表示高電平。

此時，在第二時鐘信號端CLKB的控制下，第十二電晶體M12和第十三電晶體M13導通，通過第十二電晶體M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三電晶體M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。這樣一來，可以在上述初始化階段P1的第一子階段P11，對上述第一信號輸出端OUTPUT1和第二信號輸出端OUTPUT2的電位進行重置，以避免上一圖像幀殘留的信號對本圖像幀輸出信號造成影響。

此外，第二時鐘信號端CLKB輸出高電平，從而可以將第五電晶體導通，並將第二時鐘信號端CLKB輸出的高電平傳輸至下拉節點PD，在該下拉節點PD的控制下，第八電晶體M8、第十電晶體M10以及第九電晶體M9處於導通狀態。此時，通過第八電晶體M8可以將上拉節點PU的電位下拉至第二電壓端VGL，通過第十電晶體M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九電晶體M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

需要說明的是，在本階段除了上述導通的電晶體以外，本移位寄存器單元中的其餘電晶體均處於截止狀態。

在如圖4所示的初始化階段P1的第二子階段P12，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。

在此情況下，在第一時鐘信號端CLK的控制下，第六電晶體M6導通，從而將第一時鐘信號端CLK輸出的高電平傳輸至下拉節點PD。在該下拉節點PD的控制下，第八電晶體M8、第十電晶體M10以及第九電晶體M9處於導通狀態。此時，通過第八電晶體M8可以將上拉節點PU的電位下拉至第二電壓端VGL，通過第十電晶體M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九電晶體M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

需要說明的是，在本階段除了上述導通的電晶體以外，本移位寄存器單元中的其餘電晶體均處於截止狀態。

綜上所述，在上述初始化階段P1，第一信號輸出端OUTPUT1、第二信號輸出端OUTPUT2均被下拉至第二信號端VGL的低電平，從而可以避免第一信號輸出端OUTPUT1、第二信號輸出端OUTPUT2在該階段出現誤輸出的現象。

在如圖4所示的輸入階段P2，CLK＝0，CLKB＝1，INPUT＝1，RESET＝0。

在此情況下，信號輸入端INPUT輸入高電平，第一電晶體M1導通，將第一電壓端VDD的高電平輸出至上拉節點PU，並通過存儲電容C對該高電平進行存儲。在該上拉節點PU的控制下，第四電晶體M4、第二電晶體M2導通。通過第四電晶體M4可以將第一時鐘信號端CLK輸出的低電平傳輸至第二信號輸出端OUTPUT2。通過第二電晶體M2可以將第一時鐘信號端CLK輸出的低電平傳輸至第一信號輸出端OUTPUT1，此時第三電晶體M3截止。

此外，在上拉節點PU的控制下，第七電晶體M7導通，從而將下拉節點PD的電位下拉至第二電壓端VGL的電位。此時，第八電晶體M8、第十電晶體M10、第九電晶體M9處於截止狀態。第二時鐘信號端CLKB輸出高電平，第五電晶體M5、第十二電晶體M12、第十三電晶體M13導通，通過第十二電晶體M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三電晶體M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。雖然通過第五電晶體M5，可以將第二時鐘信號端CLKB輸出的高電平傳輸至下拉節點PD，但是由於第七電晶體M7導通，因此下拉節點PD的電位又被下拉至第二電壓端VGL的電位。

基於此，復位信號端RESET輸出低電平，第十一電晶體M11截止。此外，第一時鐘信號端CLK輸出低電平，因此第六電晶體M6截止。

在如圖4所示的輸出階段P3，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。

在此情況下，信號輸入端INPUT輸入低電平，第一電晶體M1截止。在存儲電容C的自舉作用下，上拉節點PU的電位被進一步拉高。在該上拉節點PU的控制下，第四電晶體M4、第二電晶體M2導通。通過第四電晶體M4可以將第一時鐘信號端CLK輸出的高電平傳輸至第二信號輸出端OUTPUT2，從而使得該第二信號輸出端OUTPUT2能夠向下一級移位寄存器單元的信號輸入端INPUT提供輸入信號。此外，通過第二電晶體M2可以將第一時鐘信號端CLK輸出的高電平傳輸至第一信號輸出端OUTPUT1，此時第三電晶體M3導通，以將第一時鐘信號端CLK輸出的高電平傳輸至第一信號輸出端OUTPUT1，從而可以增加第一信號輸出端OUTPUT1輸出的柵極掃描信號的驅動能力。

此外，在上拉節點PU的控制下，第七電晶體M7導通，將下拉節點PD的電位下拉至第二電壓端VGL的電位。此時，第八電晶體M8、第十電晶體M10、第九電晶體M9處於截止狀態。

第一時鐘信號端CLK輸出高電平，第六電晶體M6導通，將第一時鐘信號端CLK輸出的高電平傳輸至下拉節點PD，但是由於第七電晶體M7導通，因此下拉節點PD的電位又被下拉至第二電壓端VGL的電位。

基於此，第二時鐘信號端CLKB輸出低電平，第五電晶體M5、第十二電晶體M12、第十三電晶體M13截止。復位信號端RESET輸出低電平，第十一電晶體M11截止。

綜上所述，在本階段第一信號輸出端OUTPUT1向柵線提供柵極掃描信號線，第二信號輸出端OUTPUT2向下一級移位寄存器單元的信號輸入端INPUT提供輸入信號。

在如圖4所示的復位階段P4，CLK＝0，CLKB＝1，INPUT＝0，RESET＝1。

復位信號端RESET輸入高電平，第十一電晶體M11導通，將上拉節點PU的電位下拉至第三電壓端VSS的電位，以對上拉節點PU進行復位。此時，第四電晶體M4和第二電晶體M2截止，第三電晶體M3也處於截止狀態。第二信號輸出端OUTPUT2和第一信號輸出端OUTPUT1無掃描信號輸出。

第二時鐘信號端CLKB輸出高電平，第五電晶體M5導通，並將第二時鐘信號端CLKB輸出的高電平傳輸至下拉節點PD。在下拉節點PD的控制下，第八電晶體M8、第十電晶體M10以及第九電晶體M9處於導通狀態。此時，通過第八電晶體M8可以將上拉節點PU的電位下拉至第二電壓端VGL，通過第十電晶體M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九電晶體M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

此外，第二時鐘信號端CLKB輸出高電平，第十二電晶體M12、第十三電晶體M13導通，通過第十二電晶體M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三電晶體M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

基於此，信號輸入端INPUT輸入低電平，第一電晶體M1截止。第一時鐘信號端CLK輸入低電平，第六電晶體M6截止。

接下來，在下一圖像幀之前，重複上述初始化階段P1，以使得第一信號輸出端OUTPUT1和第二信號輸出端OUTPUT2的電位持續被下拉至第二電壓端VGL。

本實用新型實施例提供一種柵極驅動電路，用於對柵線逐行輸入柵極驅動信號，如圖5所示，包括多級級聯的如上所述的任意一種移位寄存器單元(RS1、RS2……RSn)。

具體的，每一級移位寄存器單元RS的第一信號輸出端OUTPUT1用於與柵線相連接，以向各行柵線輸出柵極掃描信號。

除了第一級移位寄存器單元RS1以外，上一級移位寄存器單元的第二信號輸出端OUTPUT2與下一級移位寄存器單元的信號輸入端INPUT相連接。

除了最後一級移位寄存器單元RSn以外，下一級移位寄存器單元的第二信號輸出端OUTPUT2與上一級移位寄存器單元的復位信號端RESET相連接。最後一級移位寄存器單元RSn的第二信號輸出端OUTPUT2可以空置。

第一極移位寄存器單元RS1的信號輸入端INPUT和最後一級移位寄存器單元Gn的復位信號端RESET連接起始信號端STV。當起始信號端STV的起始信號輸入第一級移位寄存器單元RS1的信號輸入端INPUT時，最後一級移位寄存器單元RSn的復位信號端RESET可以將起始信號端STV的起始信號作為復位信號對最後一級移位寄存器單元RSn進行復位。或者，最後一級移位寄存器單元RSn的復位信號端RESET可以單獨設置的復位信號。

需要說明的是，為了使得每一個移位寄存器單元的第一時鐘信號輸入端CLK與第二時鐘信號輸入端CLKB輸出的信號如圖4所示波形的頻率、振幅相同，相位相反。可以如圖5所示，不同移位寄存器單元上的第一時鐘信號輸入端CLK和第二時鐘信號輸入端CLKB分別與第一系統時鐘信號輸入端CLK1和第二系統時鐘信號輸入端CLK2交替連接。

例如，第一級移位寄存器單元RS1的第一時鐘信號輸入端CLK連接第一系統時鐘信號輸入端CLK1，第二時鐘信號輸入端CLKB連接第二系統時鐘信號輸入端CLK2；第二級移位寄存器單元RS2的第一時鐘信號輸入端CLK連接第二系統時鐘信號輸入端CLK2，第二時鐘信號輸入端CLKB連接第一系統時鐘信號輸入端CLK3。以下移位寄存器單元的連接方式同上所述。

本實用新型實施例提供一種顯示裝置，包括如上所述的柵極驅動電路。具有與前述實施例提供的柵極驅動電路相同的結構和有益效果。由於前述實施例已經對柵極驅動電路的結構和有益效果進行了詳細的描述，此處不再贅述。

以上所述，僅為本實用新型的具體實施方式，但本實用新型的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本實用新型的保護範圍之內。因此，本實用新型的保護範圍應以所述權利要求的保護範圍為準。