半導體存儲裝置的修復電路和修複方法
2023-08-09 22:53:11
專利名稱：半導體存儲裝置的修復電路和修複方法
技術領域：
本發明涉及半導體存儲裝置，具體地涉及修復半導體存儲裝置中的失效的技術。
背景技術：
半導體裝置，特別是半導體存儲裝置，具有用來改變內部配置或對修復地址進行編程的熔絲電路。包括在熔絲電路中的熔絲組通過熔絲編程來儲存地址以及特定配置。熔絲的電連接電阻特性隨著由於施加雷射束或電應力而造成熔絲的電連接的變化而改變。使用在熔絲的電連接狀態(短路或開路)中的變化來對特定的信息進行編程。作為參考，由雷射束切斷熔絲連接的雷射熔斷型熔絲通常被稱為物理熔絲型。通常在封裝半導體存儲裝置之前，在晶片狀態下執行雷射束照射。在封裝狀態下，使用電方法而不是使用利用雷射束的物理方法。在封裝狀態下可編程的熔絲一般稱為電熔絲，意味著可以通過施加電應力來改變熔絲的電連接狀態而對熔絲進行編程。這種電熔絲可進一步分類成由開路狀態改變為短路狀態的反型熔絲(下文稱為「反熔絲(anti-fuse)」、以及由短路狀態改變為開路狀態的熔斷型熔絲。基於對半導體裝置和半導體存儲裝置的各種特性和尺寸的考慮來選擇性地使用這些不同類型的熔絲。總之，熔絲電路包括多個熔絲組，每個熔絲組可以通過特定地址的比特來編程。圖1為說明典型的半導體存儲裝置的修復電路的結構圖。參見圖1，半導體存儲裝置的修復電路包括多個熔絲組10_0到10_N以及修復處理單元20。假設特定的修復地址被編程到多個熔絲組10_0到10_N的每個中。當對多個熔絲組10_0到10_N施加輸入地址BXAR時，每個熔絲組響應於相應的熔絲組使能信號 FSE0-FSEN，通過將輸入地址BXAR與編程於熔絲組中的修復地址進行比較來輸出多個命中信號(hit signal) HIT。修復處理單元20基於從多個熔絲組10_0到10_N輸出的多個命中信號HIT， 用冗餘存儲模塊代替與修復地址相對應的存儲模塊。修復處理單元20包括多個比較部 21_0到21_N以及修復確定部22。與修復地址相對應的存儲模塊為在存儲讀取/寫入操作中發生了諸如存儲失效的缺陷的存儲模塊。由於所有的比較部21_0到21_N執行相同的操作，故代表性地描述第一比較部 21_0的操作。第一比較部21_0通過對從第一熔絲組10_0輸出的多個命中信號HIT 進行邏輯組合來輸出第一修復模塊選擇信號ΗΙΤΒ。總之，第一比較部21_0包括邏輯單元，所述邏輯單元通過對多個命中信號HIT執行與非運算來輸出第一修復模塊選擇信號ΗΙΤΒ。因此，當所有命中信號HIT以高電平輸出時，第一修復模塊選擇信號
5ΗΙΤΒ被激活為低電平。這意味著儲存在第一熔絲組10_0中的修復地址等於輸入地址 BXAR。修復確定部22基於從多個比較部21_0到21_N輸出的修復模塊選擇信號 ΗΙΤΒ來輸出代表是否需要修復操作的修復確定信號HITSUM。此時，假設以字線為基礎來執行修復操作，從修復確定部22輸出的正常字線禁止信號NWD禁止對正常字線的存取，而冗餘字線由特定的修復確定信號HITSUM驅動並代替正常字線。為了執行上述的修復操作，必須事先將修復地址編程到熔絲組中。總之，通過從外部將修復地址直接輸入到熔絲組中來執行編程操作。然而，從外部將修復地址直接輸入到熔絲組中降低了編程操作的效率。
發明內容
在本發明的一個實施例中，半導體存儲裝置包括修復電路，所述修復電路包括修復地址檢測電路，被配置為基於從存儲模塊輸出的多個測試數據信號來確定存儲模塊中的失效的發生，並儲存與被確定為失效的存儲模塊相對應的地址作為修復地址；以及反熔絲電路，被配置為接收來自修復地址檢測電路的修復地址，並對修復地址進行電編程以儲存編程地址。在本發明的另一個實施例中，半導體存儲裝置的修復電路包括測試數據處理模塊，被配置為在自身地址斷裂信號的控制下，通過將從存儲模塊輸出的多個測試數據信號邏輯地組合來輸出失效檢測信號；儲存脈衝信號發生單元，被配置為產生儲存脈衝信號，所述儲存脈衝信號響應於所述失效檢測信號、所述自身地址斷裂信號與外部地址斷裂信號而被選擇性激活；修復地址鎖存單元，被配置為響應於所述儲存脈衝信號來儲存與所述存儲模塊相對應的地址；以及反熔絲電路，被配置為在斷裂使能信號的激活時間段期間，響應於所述外部地址斷裂信號，將儲存在所述修復地址鎖存單元中的修復地址和從外部輸入的地址中的一個選擇性地電編程。在本發明的又一個實施例中，一種修復半導體存儲裝置的方法包括以下步驟通過將從存儲模塊輸出的多個測試數據信號邏輯地組合，確定在所述存儲模塊中的失效的發生；儲存與被確定為失效的存儲模塊相對應的地址；將所儲存的地址電編程至反熔絲組； 和將被編程到所述反熔絲組的地址與輸入地址進行比較，並基於比較結果用冗餘存儲模塊代替所述存儲模塊。在本發明的又一個實施例中，半導體存儲裝置包括修復電路，所述修復電路包括 修復地址檢測單元，基於從存儲模塊輸出的多個測試數據信號來確定在所述存儲模塊中的缺陷的發生，並鎖存與被確定為有缺陷的存儲模塊相對應的地址作為修復地址；以及修復地址儲存單元，接收來自所述修復地址檢測單元的所述修復地址，並通過改變電狀態來儲存所述修復地址作為所述編程地址。
下面結合附圖來描述本發明的特徵、方面以及實施例，其中圖1為說明典型的半導體存儲裝置的修復電路的結構圖；圖2為說明根據一個實施例的半導體存儲裝置的修復電路的結構圖3說明圖2所示的半導體存儲裝置的修復電路的詳細圖；圖4為說明圖3所示的測試數據處理模塊的電路圖；圖5為說明圖3所示的儲存脈衝信號發生單元的電路圖；圖6為說明儲存脈衝信號發生單元的內部操作的時序圖；以及圖7為說明圖3所示的修復地址鎖存單元的電路圖。
具體實施例方式下文將通過示例性實施例並參考附圖來說明根據本發明的半導體存儲裝置的修復電路和修複方法。作為參考，由於附圖以及此詳細描述中的指代裝置、模塊等的術語、標記和符號在必要時可用於具體單元，在整個電路中相同的術語、標記和符號可能並不一定指代相同的裝置、模塊等。總之，電路的邏輯信號以及二進位數據值劃分成與電壓電平相對應的高電平 (H)或低電平(L)，並且可以表示成「1」或「0」。此外，可根據需要定義並描述高阻抗狀態 (高Z狀態)。圖2為說明根據本發明的一個實施例的半導體存儲裝置的修復電路的結構圖。為了清楚地描述由實施例所提出的技術原理，根據此實施例的半導體存儲裝置的修復電路僅包括簡化的結構。參見圖2，半導體存儲裝置的修復電路包括修復地址檢測電路100和反熔絲電路 200。修復地址檢測電路100被配置為基於從存儲模塊輸出的多個測試數據信號GI0_ DATA來確定在存儲模塊中的失效的發生，並且儲存與被確定為失效的存儲模塊相對應的地址。在壓縮測試模式下輸出多個測試數據信號GI0_DATA。作為參考，使用壓縮測試來減少測試時間。通過在多個存儲器單元中寫入相同的數據並在讀取操作時將多個存儲單元的數據壓縮並輸出來執行壓縮測試。修復地址檢測電路100包括測試數據處理模塊110和修復地址鎖存模塊120。當激活自身地址斷裂信號(self-address rupture signal) SELF_RUP時，測試數據處理模塊110 通過邏輯地組合多個測試數據信號GI0_DATA來輸出失效檢測信號GI0_SUM_FAIL。總之，測試數據處理模塊110包括邏輯單元，所述邏輯單元被配置為通過對多個測試數據信號GI0_DATA執行與運算或者與非運算來輸出失效檢測信號GI0_SUM_FAIL。因此，當並非所有多個測試數據信號GI0_DATA都具有相同的數據值時，相應的存儲模塊被確定為失效，並將失效檢測信號GI0_SUM_FAIL激活。作為參考，自身地址斷裂信號SELF_RUP 可被定義為從模式寄存器設置(MRQ輸出的信號或從內部命令模塊輸出的信號。此外，根據另一個實施例，自身地址斷裂信號SELF_RUP也可以被定義為直接從外部輸入的信號。修復地址鎖存模塊120被配置為響應於失效檢測信號GI0_SUM_FAIL而儲存與被確定為失效的存儲模塊相對應的地址。修復地址鎖存模塊120通常可以包括開關單元，在失效檢測信號GI0_SUM_FAIL的控制下將輸入的地址ADDR選擇性地輸出；以及鎖存單元，儲存從開關單元輸出的信號。當多個測試數據信號GI0_DATA被輸出時，輸入至修復地址鎖存模塊120的地址ADDR與儲存多個測試數據信號GI0_DATA的存儲模塊的地址相對應。因此，當失效檢測信號GI0_SUM_FAIL被激活且存儲模塊被確定為失效時，相應的存儲模塊的地址被儲存在修復地址鎖存模塊120中。反熔絲電路200被配置為當斷裂使能信號RUP_EN被激活時，對儲存在修復地址檢測電路100的修復地址鎖存模塊120中的修復地址ADDR_LAT進行電編程。也就是說， 反熔絲電路200被配置為執行編程操作，所述編程操作通過對包括在反熔絲電路200中的反熔絲組施加過電流或高電壓來改變每個反熔絲的電連接狀態。如上所述，在基於從存儲模塊輸出的多個測試數據信號來確定在存儲模塊中發生失效的方案中，存儲與被確定為失效的存儲模塊相對應的地址，並將儲存的地址編程至反熔絲電路中。這裡，因為可以通過壓縮測試而有效地識別與失效存儲模塊相對應的地址，所以可以高效地執行修復地址編程操作。作為參考，圖2的實施例示出了對從存儲模塊輸出的多個測試數據信號GI0_ DATA進行處理的實例以清楚地描述實施例的技術原理。但是，其它實施例也是可能的，通過在這些其它實施例中應用本發明的技術原理，通過同時處理從多個存儲模塊輸出的測試數據信號來儲存多個修復地址。圖3為說明圖2所示的半導體存儲裝置的修復電路的詳細圖。為了清楚地描述實施例所提出的技術原理，根據此實施例的半導體存儲裝置的修復電路僅包括簡化結構。參見圖3，半導體存儲裝置的修復電路包括測試數據處理模塊110、修復地址鎖存模塊120以及反熔絲電路200。根據此實施例，修復地址鎖存模塊120包括儲存脈衝信號發生單元121和修復地址鎖存單元122。作為參考，在此實施例中的半導體存儲裝置的修復電路可進一步包括修復處理電路300。下面描述如上配置的半導體存儲裝置的修復電路的詳細結構和主要操作。測試數據處理模塊110被配置為在自身地址斷裂信號SELF_RUP的控制下，將從存儲模塊輸出的多個測試數據信號GI0_DATA邏輯地組合來輸出失效檢測信號GI0_ SUM_FAIL。多個測試數據信號GI0_DATA是在壓縮測試模式下輸出的。作為參考，使用壓縮測試來減少測試時間。通過在多個存儲單元中寫入相同的數據並在讀取操作時將多個存儲單元的數據壓縮並輸出來執行壓縮測試。當自身地址斷裂信號SELF_RUP被激活時， 測試數據處理模塊110通過邏輯地組合多個測試數據信號GI0_DATA來輸出失效檢測信號 GI0_SUM_FAIL。圖4為說明圖3所示的測試數據處理模塊的電路圖。參見圖4，測試數據處理模塊110包括開關單元111和邏輯單元112。開關單元111被配置為在自身地址斷裂信號SELF_RUP的控制下，選擇性地輸出多個測試數據信號GI0_DATA。在此實施例中，開關單元111包括多個傳輸門TGO到TGN。邏輯單元112被配置為通過對從開關單元111輸出的多個輸出信號執行與運算來輸出失效檢測信號GI0_SUM_FAIL。在此實施例中，邏輯單元112包括與非門NANDl和反相器 INV2。因此，當並非所有多個測試數據信號GI0_DATA都具有相同的數據值時，相應的存儲模塊被確定為失效，並將失效檢測信號GI0_SUM_FAIL激活。例如，當所有多個測試數據信號GI0_DATA都為高電平時，失效檢測信號GI0_SUM_FAIL以高電平輸出。失效檢測信號GI0_SUM_FAIL以高電平輸出的事實意味著輸出多個測試數據信號GI0_DATA 的相應的存儲模塊處於正常操作。另一方面，當多個測試數據信號GI0_DATA中的任意一個具有不同的數值時，失效檢測信號GI0_SUM_FAIL以低電平輸出。失效檢測信號GI0_ SUM_FAIL以低電平輸出的事實意味著輸出多個測試數據信號GI0_DATA的相應的存儲模塊發生了失效。儲存脈衝信號產生單元121被配置為輸出儲存脈衝信號ST0REP，儲存脈衝信號 STOREP響應於失效檢測信號GI0_SUM_FAIL、自身地址斷裂信號SELF_RUP和外部地址斷裂信號EXT_RUP而被選擇性地激活。當同時激活失效檢測信號GI0_SUM_FAIL和自身地址斷裂信號SELF_RUP時，將儲存脈衝信號STOREP激活；而當激活外部地址斷裂信號EXT_RUP時， 將儲存脈衝信號STOREP去激活。作為參考，自身地址斷裂信號SELF_RUP和外部地址斷裂信號EXT_RUP被定義為從模式寄存器設置(MRS)輸出的信號或從內部命令模塊輸出的信號。 此外，根據另一個實施例，自身地址斷裂信號SELF_RUP和外部地址斷裂信號EXT_RUP也可以被定義為從外部直接輸入的信號。圖5為說明圖3所示的儲存脈衝信號發生單元的電路圖。參見圖5，儲存脈衝信號發生單元121包括內部控制信號發生部121_1和脈衝信號輸出部121_2。內部控制信號發生部121_1被配置為響應於自身地址斷裂信號SELF_RUP，在測試數據讀取信號RD_CMD_IN的激活時間點之後產生被激活的內部控制信號R_DELAY。內部控制信號發生部121_1可以包括延遲單元，所述延遲單元被配置為在自身地址斷裂信號 SELF_RUP的控制下延遲測試數據讀取信號RD_CMD_IN。脈衝信號輸出部121_2被配置為響應於失效檢測信號GI0_SUM_FAIL、自身地址斷裂信號SELF_RUP和外部地址斷裂信號EXT_RUP來輸出與內部控制信號R_DELAY的激活時間段相對應地被激活的儲存脈衝信號ST0REP。作為參考，當特定配置的熔絲被切斷時，熔絲信號USE_FUSE被激活，熔絲信號USE_FUSE為代表是否使用了特定的內部模塊的一般信號。圖6為說明儲存脈衝信號發生單元的內部操作的時序圖。以下參考圖6的時序和圖5描述如上配置的儲存脈衝信號發生單元121的操作。當自身地址斷裂信號SELF_RUP和給出指示輸出多個測試數據信號GI0_ DATA的指令的測試數據讀取信號RD_CMD_IN被激活時，內部控制信號R_DELAY過渡到高電平。此時，如果失效檢測信號GI0_SUM_FAIL被激活為低電平，則第一內部信號ST過渡到高電平，第二內部信號OFFB改變為低電平，而第三內部信號EN_ST0RE改變為高電平。因此，最終輸出的儲存脈衝信號STOREP被激活為高電平。因此，當自身地址斷裂信號SELF_RUP與失效檢測信號GI0_SUM_FAIL被激活時，儲存脈衝信號STOREP被激活為高電平。作為參考，圖6的時序圖中的虛線表示當確定存儲模塊已經失效時儲存脈衝信號發生單元121的內部操作，而時序圖中的實線表示當確定存儲模塊為正常時儲存脈衝信號發生單元121的內部操作。修復地址鎖存單元122被配置為響應於儲存脈衝信號STOREP來儲存與存儲模塊相對應的地址。圖7為說明圖3所示的修復地址鎖存單元的電路圖。參見圖7，修復地址鎖存單元122包括開關部122_1和鎖存部122_2。
開關部122_1被配置為在儲存脈衝信號STOREP的控制下將輸入的地址ADDR 選擇性地輸出，鎖存部122_2被配置為儲存由開關部122_1輸出的信號。修復地址鎖存單元122被配置為儲存與被確定為失效的存儲模塊相對應的地址。當輸出多個測試數據信號GI0_DATA時，輸入至修復地址鎖存單元122的地址 ADDR對應於儲存多個測試數據信號GI0_DATA的存儲模塊的地址。因此，儲存脈衝信號STOREP的激活代表存儲模塊被確定為已失效並且相應的存儲模塊的地址被儲存在修復地址鎖存單元122的鎖存部122_2中。反熔絲電路200被配置為在斷裂使能信號RUP_EN的激活時間段期間響應於外部地址斷裂信號EXT_RUP，選擇性地對儲存在修復地址鎖存單元122中的修復地址ADDR_ LAT或從外部輸入的地址ADDR進行編程。也就是說，反熔絲電路200被配置為執行編程操作，所述編程操作通過對包括在反熔絲電路200中的反熔絲組施加過電流或高電壓來改變每個反熔絲的電連接狀態。作為參考，斷裂使能信號RUP_EN發出指示對熔絲組進行編程的指令，並且可以被定義為從模式寄存器設置(MRQ或與修復相關的控制電路輸出的信號。當斷裂使能信號RUP_EN和外部地址斷裂信號EXT_RUP被激活時，反熔絲電路200 對從外部輸入的地址ADDR進行電編程。另外，當外部地址斷裂信號EXT_RUP被去激活時，反熔絲電路200對儲存在修復地址鎖存單元122中的修復地址ADDR_LAT進行電編程。如上所述，在基於從存儲模塊輸出的多個測試數據信號來確定存儲模塊中發生失效的方案中，與被確定為失效的存儲模塊相對應的地址被儲存，並且儲存的地址被編成至反熔絲電路中，因為可以通過壓縮測試來有效地識別與失效存儲模塊相對應的地址，故可以高效地執行修復地址編程操作。此外，也可以根據需要從外部將修復地址直接地輸入至熔絲組。此外，雖然已經參照使用反熔絲來描述本發明，除反熔絲以外的其它熔絲可以同等地用於反熔絲電路200以實施本發明。作為參考，圖3中的實施例示出了從存儲模塊輸出多個測試數據信號GI0_ DATA的實例以清楚地描述實施例的技術原理。但是，也可以有其它實施例，通過在這些其它實施例中應用本發明的技術原理，同時處理從多個存儲模塊輸出的測試數據信號來儲存多個修復地址。假設將特定的修復地址編程至包括在反熔絲電路200中的反熔絲組中，在將修復地址編程至反熔絲電路200後的操作如下。反熔絲電路200被配置為通過將編程地址(programmed address)與輸入地址 ADDR進行比較來輸出多個命中信號HIT。修復處理電路300被配置為基於從反熔絲電路200輸出的多個命中信號HIT 而將冗餘存儲模塊使能。此時，禁止對被確定為失效的存儲模塊的存取。如上所述，半導體存儲裝置是通過以下步驟來修復的通過將從存儲模塊輸出的多個測試數據信號邏輯地組合來檢測存儲模塊中的失效的發生；儲存與被確定為失效的存儲模塊相對應的地址；將儲存的地址電編程至反熔絲組；並且將編程至反熔絲組的地址與輸入地址進行比較，基於比較結果使用冗餘存儲模塊來代替存儲模塊。換言之，可以通過半導體存儲裝置的修復電路和修複方法有效地編程修復地址。
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到目前為止，已經詳細描述了本發明的實施例。作為參考，包括與本發明的技術原理並不直接相關的其它組成元件的實施例可以作為實例以更加詳細地描述本發明。此外， 用於指示信號和電路的激活狀態的高有效(active high)配置和低有效(active low)配置可以根據實施例而改變。由於所有的各種實施例的細節太多而無法提及，並且可以由本領域技術人員容易地推出，在此不對它們進行詳述。雖然以上已經描述了一些實施例，本領域技術人員將理解，上述的實施例只是示例性的。因此，此處所述的半導體存儲裝置的修復電路與修複方法不應局限於所述的實施例。相反，僅應當根據權利要求書並且結合以上描述和附圖來限定半導體存儲裝置的修復電路與修複方法。
權利要求
1.一種包括修復電路的半導體存儲裝置，所述修復電路包括修復地址檢測電路，所述修復地址檢測電路被配置為基於從存儲模塊輸出的多個測試數據信號來確定在所述存儲模塊中的失效的發生，並儲存與被確定為失效的存儲模塊相對應的地址做為修復地址；以及反熔絲電路，所述反熔絲電路被配置為接收來自所述修復地址檢測電路的所述修復地址，並對所述修復地址進行電編程來儲存編程地址。
2.如權利要求1所述的半導體存儲裝置，其中，所述反熔絲電路被配置為將所述編程地址與輸入地址進行比較並輸出比較結果。
3.如權利要求1所述的半導體存儲裝置，其中，在壓縮測試模式下輸出所述多個測試數據信號。
4.如權利要求1所述的半導體存儲裝置，其中，所述修復地址檢測電路包括測試數據處理模塊，所述測試數據處理模塊被配置為通過將所述多個測試數據信號邏輯地組合來輸出失效檢測信號；以及修復地址鎖存模塊，所述修復地址鎖存模塊被配置為響應於所述失效檢測信號來儲存與所述存儲模塊相對應的修復地址。
5.如權利要求4所述的半導體存儲裝置，其中，所述測試數據處理模塊包括邏輯單元， 所述邏輯單元被配置為通過對所述多個測試數據信號執行與運算來輸出所述失效檢測信號。
6.如權利要求4所述的半導體存儲裝置，其中，所述修復地址鎖存模塊包括開關單元，所述開關單元被配置為在所述失效檢測信號的控制下將所輸入的地址選擇性地輸出；以及鎖存單元，所述鎖存單元被配置為儲存從所述開關單元輸出的信號。
7.一種半導體存儲裝置的修復電路，包括測試數據處理模塊，所述測試數據處理模塊被配置為在自身地址斷裂信號的控制下， 通過將從存儲模塊輸出的多個測試數據信號邏輯地組合來輸出失效檢測信號；儲存脈衝信號發生單元，所述儲存脈衝信號發生單元被配置為產生儲存脈衝信號，所述儲存脈衝信號響應於所述失效檢測信號、所述自身地址斷裂信號與外部地址斷裂信號而被選擇性地激活；修復地址鎖存單元，所述修復地址鎖存單元被配置為響應於所述儲存脈衝信號來儲存與所述存儲模塊相對應的地址；以及反熔絲電路，所述反熔絲電路被配置為在斷裂使能信號的激活時間段期間，響應於所述外部地址斷裂信號而選擇性地對儲存在所述修復地址鎖存單元中的修復地址和從外部輸入的地址中的一個進行編程。
8.如權利要求7所述的半導體存儲裝置的修復電路，其中，所述反熔絲電路被配置為將所述編程地址與輸入地址進行比較並輸出比較結果。
9.如權利要求8所述的半導體存儲裝置的修復電路，還包括修復處理電路，所述修復處理電路被配置為基於從所述反熔絲電路輸出的多個命中信號來將冗餘存儲模塊使能。
10.如權利要求7所述的半導體存儲裝置的修復電路，其中，所述反熔絲電路被配置為使用電方法來對地址進行編程。
11.如權利要求7所述的半導體存儲裝置的修復電路，其中，在壓縮測試模式下輸出所述多個測試數據信號。
12.如權利要求7所述的半導體存儲裝置的修復電路，其中，所述測試數據處理模塊包括開關單元，所述開關單元被配置為在所述自身地址斷裂信號的控制下將所述多個測試數據信號選擇性地輸出；以及邏輯單元，所述邏輯單元被配置為通過對從所述開關單元輸出的多個輸出信號執行與運算來輸出所述失效檢測信號。
13.如權利要求7所述的半導體存儲裝置的修復電路，其中，在所述失效檢測信號和所述自身地址斷裂信號被激活時，所述儲存脈衝信號被激活；並且在所述外部地址斷裂信號被激活時，所述儲存脈衝信號被去激活。
14.如權利要求7所述的半導體存儲裝置的修復電路，其中，所述儲存脈衝信號發生單元包括內部控制信號發生部，所述內部控制信號發生部被配置為響應於所述自身地址斷裂信號而產生在測試數據讀取信號的激活時間點之後被激活的內部控制信號；以及脈衝信號輸出部，所述脈衝信號輸出部被配置為響應於所述失效檢測信號、所述自身地址斷裂信號和所述外部地址斷裂信號，輸出與所述內部控制信號的激活時間段相對應地被激活的所述儲存脈衝信號。
15.如權利要求14所述的半導體存儲裝置的修復電路，其中，所述內部控制信號發生部包括延遲部件，所述延遲部件被配置為在所述自身地址斷裂信號的控制下延遲所述測試數據讀取信號。
16.如權利要求7所述的半導體存儲裝置的修復電路，其中，所述修復地址鎖存單元包括開關部，所述開關部配置為在所述儲存脈衝信號的控制下將所輸入的地址選擇性地輸出；以及鎖存部，所述鎖存部被配置為儲存從所述開關部輸出的信號。
17.一種修復半導體存儲裝置的方法，包括以下步驟通過將從存儲模塊輸出的多個測試數據信號邏輯地組合來確定所述存儲模塊中的失效的發生；儲存與被確定為失效的存儲模塊相對應的地址； 將所儲存的地址電編程至反熔絲組；以及將被編程到所述反熔絲組的地址與輸入地址進行比較，並基於比較結果用冗餘存儲模塊代替所述存儲模塊。
18.如權利要求17所述的修復半導體存儲裝置的方法，其中，在壓縮測試模式下輸出所述多個測試數據信號。
19.如權利要求17所述的修復半導體存儲裝置的方法，其中，在確定所述存儲模塊中的失效的發生的步驟中，確定是否所有所述多個測試數據信號都具有相同的數據值。
20.一種包括修復電路的半導體存儲裝置，所述修復電路包括修復地址檢測單元，所述修復地址檢測單元基於從存儲模塊輸出的多個測試數據信號來確定在所述存儲模塊的中缺陷的發生，並鎖存與被確定為有缺陷的存儲模塊相對應的地址作為修復地址；以及修復地址儲存單元，所述修復地址儲存單元接收來自所述修復地址檢測單元的所述修復地址，並通過改變電狀態來儲存所述修復地址作為編程地址。
21.如權利要求20所述的半導體存儲裝置，其中，所述修復地址儲存單元將所述編程地址與輸入地址進行比較以輸出比較結果。
22.如權利要求20所述的半導體存儲裝置，其中，在壓縮測試模式下輸出所述多個測試數據信號。
23.如權利要求20所述的半導體存儲裝置，其中，所述修復地址檢測單元包括測試數據處理模塊，所述測試數據處理模塊通過對所述多個測試數據信號執行邏輯與運算來輸出缺陷檢測信號；以及修復地址鎖存模塊，所述修復地址鎖存模塊響應於所述缺陷檢測信號來儲存與所述存儲模塊相對應的修復地址作為所述編程地址。
24.如權利要求20所述的半導體存儲裝置，其中，所述修復地址儲存單元包括多個反熔絲。
25.如權利要求20所述的半導體存儲裝置，其中，所述修復地址儲存單元包括多個熔絲。
全文摘要
本發明提供一種半導體存儲裝置的修復電路，所述修復電路包括修復地址檢測電路，基於從存儲模塊輸出的多個測試數據信號來確定在所述存儲模塊中的失效的發生，並儲存與被確定為失效的存儲模塊相對應的地址作為修復地址；以及反熔絲電路，接收來自所述修復地址檢測電路的所述修復地址，並將所述修復地址電編程來儲存編程地址。
文檔編號G11C29/44GK102237146SQ201010263459
公開日2011年11月9日 申請日期2010年8月26日 優先權日2010年4月30日
發明者權奇昌, 金帝潤 申請人:海力士半導體有限公司