半導體製造方法和曝光掩模的製作方法
2023-05-14 23:38:16
專利名稱：半導體製造方法和曝光掩模的製作方法
技術領域：
本發明涉及在用於製造半導體器件的光刻(lithography)工藝中所用的一種半導體製造方法和一種曝光掩模。
背景技術：
因為MOS型邏輯器件要求更高的功能性並且存儲器件要求更大的存儲容量，所以半導體器件的集成度每三年恆定地增長四倍。集成度的提高通過小型化半導體器件的設計尺寸來實現。該小型化非常地有利，因為它提高半導體器件中的運行速度和降低功率消耗，因而被越來越需要。
在這樣的情形下，縮小至0.1μm或以下的尺寸已被要求作為半導體器件的最小處理尺寸，例如布線節距、柵極間隙等，並且半導體器件的製造工藝變得越來越困難。
特別地，光刻技術更是面臨大得多的難度。在光刻技術中，利用曝光裝置所產生的紫外線光，將形成於掩模中的電路圖案轉移到半導體襯底的抗蝕膜。該抗蝕膜然後被顯影，以在抗蝕膜中形成電路圖案。以該電路圖案為基礎進行蝕刻，以形成電路元件，比如柵極和布線。具有0.193μm波長的ArF受激準分子雷射被用作紫外線光源。
近來，半導體器件的最小處理尺寸變得小於曝光裝置的光源的波長。即使採用圖像縮小投影(reduction projection)以增大數值孔徑，仍然超過解析度限制。因此存在這樣的問題，抗蝕膜上的曝光圖案的邊緣位置和形狀會變形，即掩模中形成的圖案無法被準確地轉移到抗蝕膜上。
如果利用如圖1中虛線所示的掩模圖案101，則抗蝕膜上形成的實際布線102的端部會退回或被後移，並且其拐角部分呈被圓化，如圖1中實線所示。該現象被稱為「縮短(shortening)」。該縮短現象隨著設計布線寬度的縮小而日益顯著。如果縮短量超過容許值，則會發生錯誤連接或布線短路。
提出了各種技術(例如下面引用的專利文件)以抑制這種由於光學鄰近效應所造成的縮短現象。例如，已提出光學鄰近校正(OPC)方法。在OPC方法中，掩模圖案被擴展得大於該縮短出現之處的設計布線圖案。可選地，虛(dummy)圖案被排列於該縮短出現之處的周圍，以抑制該縮短。
例如，如圖2A所示，稱為「錘頭」或「襯線」的四個校正圖案104被添加於布線圖案103的拐角處。可選地，如圖2B所示，許多校正圖案106被排列於布線圖案105的端部周圍，以抑制該縮短。
專利文件1日本特開平專利申請號10-198048專利文件2日本特開平專利申請號11-95406然而在圖2A所示的方法中，當多個布線圖案103被排列為彼此平行和接近時，沒有足夠的空間以接納所需的校正圖案104，導致不能足夠地抑制該縮短。如果校正圖案104極大地延伸，則它們變得彼此連接，這會產生其它問題。
在圖2B所示的方法中，當布線圖案105被排列為彼此接近時，也沒有足夠的空間以接納所需的校正圖案106，特別是在圓形區域B，導致與圖2A中所示相同的問題。
發明內容
因此，考慮到上述問題而實現本發明，並且本發明旨在提供能夠抑制光刻工藝中的縮短問題、錯誤連接和布線短路的一種半導體製造方法和一種曝光掩模。
按照本發明的一方案，提供一種包括光刻工藝的半導體製造方法，該光刻工藝具有曝光步驟，用於利用曝光光線，將掩模的掩模圖案的圖像投影到光阻層上。在該方法中，該掩模圖案包括對應於電路圖案的第一圖案，其具有光透射性；第二圖案，其具有相反的光透射性，排列於該第一圖案之內並且與該第一圖案隔離開。
按照本發明的另一方案，提供一種用於製造包括第一區域和第二區域的半導體器件的方法，該第一區域具有緊密的柵極圖案，該第二區域具有稀疏的柵極圖案，該方法包括具有曝光步驟的光刻工藝，該曝光步驟利用曝光光線，將掩模的掩模圖案的圖像投影到該半導體器件的光阻層上。在該方法中，該掩模圖案包括在對應於該第一區域的區域中，第一圖案是屏蔽光的並且對應於所述柵極圖案，並且第二圖案是透光的，並且排列於該第一圖案之內，與該第一圖案相分離；以及在對應於該第二區域的區域中，第三圖案是屏蔽光的並且對應於所述柵極圖案；其中該第一圖案的寬度大於該第三圖案的寬度。
按照本發明的另一方案，提供一種用於製造包括第一區域和第二區域的半導體器件的方法，該第一區域具有緊密的布線圖案，該第二區域具有稀疏的布線圖案，該方法包括具有曝光步驟的光刻工藝，該曝光步驟利用曝光光線，將掩模的掩模圖案的圖像投影到該半導體器件的光阻層上。在該方法中，該掩模圖案包括在對應於該第一區域的區域中，第一圖案是透光的並且對應於所述布線圖案，第二圖案是屏蔽光的，並且排列於該第一圖案之內，且與該第一圖案相分離；以及在對應於該第二區域的區域中，第三圖案是透光的並且對應於所述布線圖案；其中該第一圖案的寬度大於該第三圖案的寬度。
按照本發明，能夠有效地抑制縮短現象。
本發明的特徵和優點將在下面的描述中加以闡述，並且從說明書和附圖中將部分地變得明顯，或者可按照說明書中所提供的指導、通過實踐本發明來獲悉。
圖1示出形成於抗蝕膜上的現有技術的掩模圖案及其布線圖案；圖2A示出現有技術的校正錘頭圖案；圖2B表示現有技術的另一組校正圖案；圖3A至3C說明本發明的原理；圖4是按照本發明第一實施例的掩模圖案的平面圖；圖5A示出按照本發明第一實例的掩模圖案及其成形的布線圖案；圖5B示出現有技術的比較樣本掩模圖案及其成形的布線圖案；圖6是說明縮短與輔助圖案寬度之間關係的圖；圖7A示出按照實施例的掩模圖案及其模擬的布線圖案；圖7B示出按照比較樣本的掩模圖案及其模擬的布線圖案；圖8A至8D示出按照第一實施例的第一可選實例的可選掩模圖案；
圖9是第一實施例的第二可選實例的平面圖；圖10是具有緊密和稀疏的掩模圖案的平面圖；圖11A至11C說明按照本發明第二實施例的光刻工藝。
具體實施例方式
下面參照附圖，描述本發明的實施例。
圖3A至3C說明本發明的原理。圖3A是按照本發明的曝光掩模的頂部平面視圖。圖3B是該曝光掩模的橫截面側視圖。圖3C說明抗蝕層表面上的光照分布。
參見圖3A，形成於曝光掩模中的掩模圖案MP包括第一圖案MP1和第二圖案MP2。第一圖案MP1在其端部具有第一掩模區域A1，在其中央具有第二掩模區域A2，如圖3A所示。第二圖案MP2被置於第一圖案MP1之內和第二掩模區域A2中。
在這種情況下，第一圖案MP1是透光的。第二圖案MP2和第一圖案MP1以外的區域具有遮光性。具有相反透射性的另一掩模圖案也被包含於本發明中，但是其說明被省略。
參見圖3B和3C，如果未設置第二圖案MP2，則其上投影有掩模圖案MP圖像的抗蝕膜(未示出)上的光照由圖3C中的虛線IL1表示。經過第一圖案MP1的第一區域A1透射的曝光光線照射與區域A1相對應的區域R1。當到達R1a時，因為第一圖案MP1的邊緣MP1a的鄰近效應，光照會下降。因為較少的鄰近效應，與第二掩模區域A2相對應的區域R2上的光照高於區域R1。假設足夠曝光的閾值是如圖3C所示的TH，在光照低於TH的區域中出現縮短。該縮短量由S1表示。
另一方面，當第二圖案MP2設置於第一圖案MP1之內時，經過第二掩模區域A2透射的光被第二圖案MP2部分地屏蔽。第二圖案MP2足夠之小，從而第二圖案MP2的圖像無法投影到抗蝕層上，因此第二圖案MP2之外透射的光被衍射和分布於抗蝕層上的整個區域R2。因此，半影區域R2中的光照分布IL2是平坦的，並且低於光照分布IL1。
另一方面，由於第二圖案MP2未形成於第一掩模區域A1中，區域R1上的光照與光照分布IL1基本相同。
在這種條件下，當增加光源強度時，得到的光照IL3按比例地變大。然後，光照分布IL3在TH以下所在的縮短部分變小。也就是說，縮短量S2小於S1。
在這種方式下，本發明能夠有效地抑制該縮短。儘管圖3為了簡明僅利用了光照，但是實際的曝光量由(曝光×時間)來確定。因此，取代增加光源強度，還能夠延長曝光時間或提高靈敏度。
第一實施例下面說明按照本發明第一實施例的掩模圖案。
圖4是按照本發明第一實施例的掩模圖案的平面圖。圖4中所示掩模圖案例如是在半導體器件上形成布線層中所用的曝光掩模的掩模圖案。
參見圖4，掩模圖案10包括布線圖案11和形成於布線圖案11之內的輔助圖案12。四個矩形圖案11被平行地放置，並且一個矩形圖案11被垂直於這四個圖案放置。紫外光被屏蔽在布線圖案11之外，並且經過布線圖案11透射。
輔助圖案12被形成於布線圖案11之內，並且被構造為屏蔽紫線光。每個布線圖案11在其縱向端部11a具有第一區域11-1，並且在這些第一區域之間具有第二區域11-2。輔助圖案12被形成於第二區域11-2中。輔助圖案12被平行於布線圖案11放置，並且與布線圖案11的側邊隔離開。如圖4所示，第一區域11-1位於布線圖案11的端部與輔助圖案12的端部之間。
每個輔助圖案12的寬度W1被這樣確定，使得在抗蝕膜(未示出)上不形成圖像，該抗蝕膜是通過曝光將掩模圖案10轉移到其上的成像平面。通過以這種方式限定輔助圖案12，經過布線圖案11透射的紫外光被擴散到與輔助圖案12相對應的成像平面上的區域，並且它的光照強度與未設置輔助圖案12的情況相比有所降低。
另一方面，在第一區域11-1中在布線圖案11的端部沒有輔助圖案12。因此，光照強度在與第一區域相對應的成像平面上的區域沒有降低，與不設置輔助圖案12的情況中相同，因為光照強度是由布線圖案11外部區域中的鄰近效應確定的。因此，由於上述原理，通過設置輔助圖案12，與對應於第二區域11-2的成像平面上的區域相比而言，光照強度在與第一區域11-1相對應的成像平面上的區域相對地有所增大。曝光量(這裡被稱為「光接收面上的曝光量」)在更大面積上變得相等，從而抑制布線圖案的端部11a處的縮短。
輔助圖案12的適當寬度W1根據曝光裝置的投影解析度來確定。投影於成像平面上的縮小的寬度W1優選地在光源波長2％～20％的範圍中。如果該縮小的寬度大於20％，則輔助圖案12可形成圖像。如果該縮小的寬度小於2％，則光照的相等性會降級。例如，如果具有193μm波長的受激準分子雷射被用作光源，則投影到成像平面上的輔助圖案12的縮小的寬度W1優選地在4nm～40nm範圍中，並且更優選地在15nm～40nm範圍中。
除非另有限定，掩模圖案10任一部分的長度意味著投影到成像平面上的縮小的長度。如果曝光裝置具有用於投影的縮小比例4∶1，則掩模圖案任一部分的長度在成像平面上被縮小至1/4。在該說明書中，寬度方向長度意味著矩形較短邊方向上的長度。
輔助圖案12的端部12a與布線圖案11的端部11a之間的距離L1根據使用於曝光的光源波長、布線圖案11的結構和布局來適當地選擇。例如，如果ArF受激準分子雷射(波長193nm)被用作光源，布線圖案的寬度是90nm，則距離L1優選地在50nm～200nm範圍中。
優選地，輔助圖案12被基本放置於布線圖案11的寬度中央，以防止投影到成像平面上的布線圖案11的圖像在寬度上有所下降。
按照該實施例，具有布線圖案11之內的輔助圖案12的掩模圖案10能夠有效地抑制縮短問題，即使布線圖案11被緊密地排列以至於無法設置錘頭。按照該實施例的掩模圖案10還在布線圖案11之間的間隔變短和曝光裝置的波長變短的條件下被利用。
在按照該實施例的曝光掩模的掩模圖案10中，布線圖案11的內部是透光的，並且布線圖案11之外的區域和輔助圖案具有屏蔽光的特性。然而，還能夠利用具有相反光透性的掩模圖案。也就是說，布線圖案11的內部具有屏蔽光的特性，布線圖案11之外的區域和輔助圖案12是透光的。在這種情況下，經過輔助圖案12透射的光會漫射，並且光照在成像布線圖案11的中間部分而非其端部有所增大，使得光照在布線圖案11上相等地分布。因此，通過降低與曝光時間相乘的光源功率(亮度)的量(這裡被稱為「光源的曝光量」)，能夠抑制縮短問題。這樣的掩模圖案例如能夠用於形成柵極層作為MOS電晶體的柵極，並且將在下面的第二實施例中更為具體地說明。
第一實例利用按照本發明第一實施例的曝光掩模，在塗敷於矽襯底上的抗蝕膜上形成布線圖案。
圖5A示出掩模圖案，其具有按照第一實施例形成的輔助圖案和布線圖案。圖5b示出用於比較的現有技術的掩模圖案，其具有錘頭和布線圖案。
參見圖5A，按照第一實施例的掩模圖案包括布線圖案11和置於布線圖案11內的輔助圖案12。投影到抗蝕膜上的布線圖案11的縮小的縱向長度L2是750nm。投影到抗蝕膜上的布線圖案11的縮小的寬度是90nm。輔助圖案12的縮小的縱向長度是650nm。輔助圖案12的縮小的寬度W3在4nm～15nm範圍中。布線圖案11的端部11a與輔助圖案12的端部12a之間的距離L1被限定為50nm。為了進行比較，還形成無輔助圖案(寬度W3是0)的掩模。
曝光裝置利用ArF受激準分子雷射(波長193nm)作為光源，並使用具有1/4縮小比例的縮小投影系統(掩模圖案尺寸∶成像圖案尺寸＝4∶1)。250nm厚的正型化學放大抗蝕膜被塗敷於矽襯底上，並且被曝光和顯影以在抗蝕膜中形成布線圖案16的孔徑。
光源的曝光量被選擇為使得縮短量最小化(如下所述)。例如，光源曝光量在輔助圖案寬度W3為15nm情況下與無輔助圖案情況相比增大了25％。
如圖5A右側所示，縮短量SH1被限定為掩模圖案的端部和成形布線圖案16的端部之間的距離。也就是說，縮短量SH1＝(投影到成像平面上的掩模圖案的縮小長度L2-形成於抗蝕膜上的布線圖案16的長度L3)/2。
比較樣本如圖5B所示，不按照本發明的掩模圖案110包括具有與第一實例相同尺寸的布線圖案11和形成於布線圖案111四個拐角處的四個輔助圖案(錘頭)112。布線圖案111的縱向長度L2與第一實例相同。輔助圖案112的縱向長度是50nm，寬度W4是0nm～15nm。曝光裝置和抗蝕膜等的條件與第一實例中相同。
圖6說明第一實例和比較樣本中縮短量與輔助圖案寬度之間的關係。在圖6中，菱形表示第一實例中的縮短，正方形表示比較樣本中的縮短。
參見圖6，可理解在第一實例和比較樣本中，輔助圖案寬度越寬，縮短量越少。與比較樣本相比，第一實例給出基本相等的縮短量。
在比較樣本中，當多個布線圖案平行地排列時，輔助圖案W4越寬，相鄰布線圖案之間的間隔變得越短。在第一實例中，當多個布線圖案平行地排列時，即使輔助圖案W3變寬，相鄰布線圖案之間的間隔保持恆定。因此，第一實施例是有利的，因為它能夠有效地防止短路，特別是在布線節距變短時。
在多個布線圖案緊密排列的條件下，對第一實例和比較樣本進行模擬。
圖7A和7B說明第一實例和比較樣本的模擬結果。在圖7A和7B中，在左側示出掩模圖案，在右側示出模擬所得的圖像圖案。掩模圖案和成像的圖案在附圖中充分地縮放。用於模擬的光源和圖像投影系統被選擇為與第一實例中相同。
如圖7A左側所示，按照第一實例的掩模圖案具有平行排列的九個布線圖案。這些布線圖案具有750nm的縱向長度和90nm的寬度。輔助圖案具有650nm的縱向長度和20nm的寬度。布線圖案的端部與輔助圖案的端部之間的距離是50nm。布線圖案節距P1被選擇為170nm。
另一方面，如圖7B左側所示，按照比較樣本的掩模圖案具有平行排列的九個布線圖案。這些布線圖案具有750nm的縱向長度和90nm的寬度。輔助圖案具有50nm的縱向長度和30nm的寬度。
如表示比較樣本掩模圖案模擬結果的圖7B的右側所示，成像圖案的縮短量是40nm。該縮短被抑制，但是相鄰布線圖案在一些部分處連接，造成短路。
另一方面，如說明第一實例掩模圖案模擬結果的圖7A的右側所示，成像圖案的縮短量仍是40nm。然而，在相鄰布線圖案之間無連接部分，並且無短路。
因此，即使在布線圖案節距減少時，按照第一實例的掩模圖案能夠在避免布線圖案短路的同時抑制縮短問題。
接著，下面說明按照第一實施例的第一可選實例的掩模圖案。
圖8A至8D是按照第一實施例的第一可選實例的掩模圖案的平面視圖。
參見圖8A和8B，按照第一可選實例的掩模圖案30和35在布線圖案11的內部具有串行排列和彼此分離的多個輔助子圖案31a-31c、36a-36c。輔助圖案是31和36。
如圖8A所示，所有子圖案31a-31c具有相同寬度。如圖8B所示，子圖案36a-36c具有不同寬度。例如，中間子圖案36b的寬度比其他子圖案36a、36c更寬。以這種方式，成像平面布線圖案中間部分周圍的光照進一步減少，因此光照在整個布線圖案上變得更均衡，抑制了短路問題。子圖案的數量不限於三個；還能夠利用兩個、四個或其他數量。
如圖8C所示，掩模圖案40可具有兩個輔助子圖案41a、41b，這些子圖案平行於布線圖案11內部排列。子圖案的數量並不限於兩個；還可以是三個或其他數量。
如圖8D所示，掩模圖案45可具有輔助圖案46，該輔助圖案具有脹大的中間部分，這帶來與圖8B的圖案中相同的優點。
能夠組合圖8A-8D中所示的輔助圖案。圖8A或8B中所示輔助圖案可排列為如圖8C所示。
圖9是按照本發明第一實施例的第二可選實例的掩模圖案的平面視圖。
參見圖9，掩模圖案50包括布線圖案51和形成於布線圖案51之內的輔助圖案52。掩模圖案51與第一實例相同，不同之處在於寬度W5比設計布線圖案53的設計寬度W6更寬(如點劃線所示)。
由於寬度W5比設計布線圖案53的設計寬度W6更寬，所以光照在布線圖案51端部的第一區域51-1處和在第二區域51-2處進一步相等。因此，抑制了縮短，光照在布線圖案51的成像平面處增大，並且光源的曝光量能夠減少。通過考慮每個布線層中布線之間的布線電阻和電容而不考慮縮短，來確定設計布線圖案53。
優選地，寬度W5和寬度W6之比W5/W6是1.02～1.20。優選地，寬度W5和寬度W6之差基本等於輔助圖案52的寬度。
圖10是掩模圖案的頂部平面視圖，其具有緊密或密集的布局區域和稀疏的布局區域。圖10利用上述第二可選實例。
參見圖10，掩模圖案60包括第一掩模部分61，具有密集排列的布線圖案；以及第二掩模部分62，具有稀疏排列的布線圖案。第一掩模部分61的掩模圖案通過利用第二可選實例的掩模圖案來形成，並且包括具有輔助圖案52的布線圖案51。實際布線圖案51比設計布線圖案53更寬。另一方面，第二掩模部分62的掩模圖案沒有輔助圖案，並且實際的布線圖案具有與設計布線圖案相同的寬度。
由於第一掩模部分61的布線圖案51具有上述第二可選實例的布線圖案，所以光照在布線圖案51的成像平面有所增大，並且與布線圖案63在其成像平面的光照基本相同。因此，能夠對於第一和第二掩模部分61、62具有基本相同的光源曝光量，使得容易控制光源的曝光量。
如上所述，第一可選實例掩模圖案、第二可選實例掩模圖案和圖10的掩模圖案具有相反的光透射性。
第二實施例現在說明按照本發明第二實施例用於製造半導體器件的方法。按照該實施例的半導體器件製造方法中的光刻工藝利用一具有按照上述第一實施例的掩模圖案的曝光掩模。
圖11A-11C說明按照本發明第二實施例用於製造半導體器件的光刻步驟，其中柵極層作為柵極形成於矽襯底上。
在圖11A所示的步驟中，柵極氧化膜71和多晶矽膜72被形成於矽襯底70上。並且在這些膜的表面上，正型抗蝕膜73被形成，然後被預烘焙以從抗蝕膜73中去除溶劑。
在圖11A所示的步驟中，具有曝光掩模圖案74b的曝光掩模74被用於曝光工藝。掩模圖案74b例如是圖10中所示的掩模圖案10。布線圖案11的內部是屏蔽光的，並且輔助圖案12是透明的。如圖11A所示，柵極層圖案通過屏蔽掩膜76來形成。掩膜76具有孔徑76-1作為輔助圖案。
在曝光工藝中，紫外光從曝光裝置的光源77照射到曝光掩模74，以在抗蝕膜73的表面處生成掩模圖案74b的圖像，結果得到潛像(latent image)73a。經過掩模76的孔徑76-1透射的紫外光被漫射，並且柵極層圖案區域73b(暗的部分)處的光照變得均勻。
在輔助圖案是透明的該實例中，光源的曝光量優選地限定為小於未設置輔助圖案的情況，並且優選地限定為使光接收面上的曝光量儘可能小，但又大於用以在所需區域對抗蝕層曝光的最小閾值。通過微弱和相等地照亮柵極層區域73b，並且高亮度地照亮曝光部分73a和僅對這些部分73a光蝕刻，能夠抑制柵極層的縮短。
另一方面，在輔助圖案12是屏蔽光的並且在布線圖案11內部的情況下，光源的曝光量優選地限定為大於未設置輔助圖案的情況。通過相等地增大成像布線圖案區域上的光照，能夠抑制柵極層的縮短。
接著，在圖11B所示的步驟中，抗蝕膜73被顯影，並且作為潛像的曝光部分73a被從抗蝕膜73中去除，以形成柵極層圖案73b。然後通過利用柵極層圖案73b作為掩模，多晶矽膜72和柵極氧化膜71例如通過RIE(反應離子蝕刻)方法被各向異性地蝕刻，以形成均包括多晶矽層72a和柵極氧化層71a的柵極層75。
圖11A中所示曝光掩模74包括透明襯底74a和屏蔽掩膜76。透明襯底74a由碳酸鈣(Soda lime)或水合矽酸鋁等製成。屏蔽掩膜76由乳膠或無機材料比如鉻、氧化鉻、矽、矽鍺(silicon-germanium)等製成。掩模圖案74b通過上述光刻工藝或相似工藝來形成。雷射束或電子束能夠用於在抗蝕膜上直接地寫入。
圖11A的曝光裝置的投影系統可以是縮小投影系統、放大投影系統或接觸式曝光系統。用於曝光系統的光源不限於紫外光，可以是X射線或電子束。曝光掩模74的掩模圖案74b可以是按照第一實施例的第一可選實例或第二可選實例的掩模圖案。
此外，本發明不限於這些實施例，並且不背離本發明的範圍，可作出各種變化和改型。現有技術的POC方法比如錘頭能夠與本發明相結合。
本申請基於2004年07月02日向日本專利局提交的日本在先申請第2004-196963號，這裡將其全部內容併入作為參考。
權利要求
1.一種包括光刻工藝的半導體製造方法，該光刻工藝具有曝光步驟，用於利用曝光光線，將掩模的掩模圖案的圖像投影到光阻層上，該掩模圖案包括第一圖案，其具有光透射性，並且對應於電路圖案；和第二圖案，其具有相反的光透射性，並排列於該第一圖案之內並且與該第一圖案隔離開。
2.如權利要求1所述的半導體製造方法，其中該第二圖案足夠小，以至於該第二圖案的圖像不被投影到該光阻層上。
3.如權利要求1所述的半導體製造方法，其中在該第一圖案的縱向端部與該第二圖案的縱向端部之間存在預定間隔。
4.如權利要求1所述的半導體製造方法，其中該第二圖案沿著該第一圖案的縱向方向排列。
5.如權利要求4所述的半導體製造方法，其中該第二圖案的縱向側邊平行於該第一圖案的縱向側邊。
6.如權利要求4所述的半導體製造方法，其中該第二圖案包括沿著該第一圖案的縱向方向排列的多個子圖案。
7.如權利要求1所述的半導體製造方法，其中該第二圖案包括沿著該第一圖案的寬度方向排列的多個子圖案。
8.如權利要求1所述的半導體製造方法，其中該第一圖案的寬度大於設計的第一圖案的寬度。
9.如權利要求1所述的半導體製造方法，其中該第二圖案的寬度在該曝光光線波長的2％～20％的範圍之內。
10.如權利要求1所述的半導體製造方法，其中當該曝光光線的波長是193nm時，該第二圖案的寬度在4nm～40nm的範圍之內。
11.如權利要求1所述的半導體製造方法，其中該第一圖案是透光的，該第二圖案和該第一圖案外部的區域是屏蔽光的；以及該曝光光線的曝光量比在未設置第二圖案的情況下更大。
12.如權利要求1所述的半導體製造方法，其中該第一圖案是屏蔽光的，該第二圖案和該第一圖案外部的區域是透明的；以及該曝光光線的曝光量比在未設置第二圖案的情況下更小。
13.一種用於製造包括第一區域和第二區域的半導體器件的方法，該第一區域具有緊密的柵極圖案，該第二區域具有稀疏的柵極圖案，該方法包括具有曝光步驟的光刻工藝，該曝光步驟用於利用曝光光線，將掩模的掩模圖案的圖像投影到該半導體器件的光阻層上，該掩模圖案包括在對應於該第一區域的區域中的第一圖案和第二圖案，該第一圖案是屏蔽光的並且對應於所述柵極圖案，該第二圖案是透光的並且排列於該第一圖案之內，且與該第一圖案隔離開；以及在對應於該第二區域的區域中的第三圖案，該第三圖案是屏蔽光的並且對應於所述柵極圖案；其中該第一圖案的寬度大於該第三圖案的寬度。
14.如權利要求13所述的方法，其中該第二圖案足夠小，以至於該第二圖案的圖像不被投影到該光阻層上。
15.如權利要求13所述的方法，其中在該第一圖案的縱向端部與該第二圖案的縱向端部之間存在預定間隔。
16.一種用於製造包括第一區域和第二區域的半導體器件的方法，該第一區域具有緊密的布線圖案，該第二區域具有稀疏的布線圖案，該方法包括具有曝光步驟的光刻工藝，該曝光步驟利用曝光光線，將掩模的掩模圖案的圖像投影到該半導體器件的光阻層上，該掩模圖案包括在對應於該第一區域的區域中的第一圖案和第二圖案，該第一圖案是透光的並且對應於所述布線圖案，第二圖案是屏蔽光的並且排列於該第一圖案之內，且與該第一圖案相分離；以及在對應於該第二區域的區域中的第三圖案，該第三圖案是透光的並且對應於所述布線圖案；其中該第一圖案的寬度大於該第三圖案的寬度。
17.如權利要求16所述的方法，其中該第二圖案足夠小，以至於該第二圖案的圖像不被投影到該光阻層上。
18.如權利要求16所述的方法，其中在該第一圖案的縱向端部與該第二圖案的縱向端部之間存在預定間隔。
19.一種包括掩模圖案的曝光掩模，用於將電路圖案形成於半導體器件上，該掩模圖案包括第一圖案，其具有光透射性，並且對應於該電路圖案；第二圖案，其具有相反的光透射性，並排列於該第一圖案之內，且與該第一圖案隔離開。
20.如權利要求19所述的曝光掩模，其中該第二圖案足夠小，以至於該第二圖案的圖像不被投影到該光阻層上。
21.如權利要求19所述的曝光掩模，其中在該第一圖案的縱向端部與該第二圖案的縱向端部之間存在預定間隔。
全文摘要
本發明公開一種半導體製造方法和曝光掩模。該方法包括具有曝光步驟的光刻工藝，用於利用曝光光線，將掩模的掩模圖案的圖像投影到光阻層上。該掩模圖案包括第一圖案，其具有光透射性，並對應於電路圖案；第二圖案，其具有相反的光透射性，排列於該第一圖案之內並且與該第一圖案隔離開。
文檔編號G03F1/36GK1716535SQ200410097359
公開日2006年1月4日 申請日期2004年11月29日 優先權日2004年7月2日
發明者杉本文利 申請人:富士通株式會社