預測深亞微米集成電路互連線全開路缺陷電壓值的方法
2023-07-28 01:56:26 1
專利名稱：預測深亞微米集成電路互連線全開路缺陷電壓值的方法
技術領域：
本發明屬於集成電路領域，涉及ー種集成電路可測性設計的故障測試方法，尤其是ー種預測深亞微米集成電路互連線全開路缺陷電壓值的方法。
背景技術：
開路缺陷是集成電路中常見的故障之一。在晶片設計、製造和應用中都有可能引入開路缺陷，造成電路電學特性的錯誤。晶片物理設計、流片步驟、以及晶片應用過程中造成開路缺陷的主要原因有(I)版圖設計中隱含的可製造性設計方面考慮不足，例如沒有充分地插入多通孔。、
(2)晶片製造時光刻步驟引入的缺陷。(3)晶片製造時刻蝕步驟引入的缺陷。(4)晶片製造時接觸孔或通孔有完全的缺失或者不完整。(5)由於電遷移效應導致的金屬線或者通孔發生斷裂。開路缺陷點的電壓受以下因素的影響(I)其它相鄰信號線與開路金屬線之間的耦合電容，以及相鄰信號線本身邏輯狀態的變化。(2)相鄰的電源線、地線與開路金屬線間的耦合電容。(3)斷開金屬線所驅動的門電路的電晶體內部柵電容。(4)製造過程中在浮空金屬線上累積的電荷。(5)晶片表面電阻、電容特性。(6)所驅動門電路的閾值電壓-即拜佔庭效應(Byzantine Effect)。在以上所有六個影響因素中，第一個因素相鄰信號線與開路金屬線之間的耦合電容的影響佔據最重要的、決定性的地位。在エ藝是大於或者等於0. 13微米的較大尺寸時，相對本徵電容來說，信號線之間耦合電容的影響效應很小。在這樣的條件下，雖然上面列出的第一個因素——耦合電容會起到最重要的影響作用，但在較大尺寸下，它所起到的作用也非常之小。因此在過去的幾十年的時間內，在エ藝尺寸進入深亞微米之前的集成電路可測性設計中，認為開路缺陷處的電壓值是穩定不變的高電平「 I 」、或者是穩定不變的低電平「0」——這種近似所帯來的誤差很小，基本是合理的。所以在那樣的情況下，用傳統的靜態缺陷模型固定為0的模型(stuck-at 0)來檢測開路缺陷電壓值為低電平「O」、固定為I的模型(stuck-at I)來檢測開路缺陷電壓值為高電平「I」、以及多次固定測試(N-detection stuck-at),基本上能夠較好地覆蓋到開路缺陷。但是隨著工藝進入深亞微米和超深亞微米的尺寸，銅替代了鋁來作金屬互連線；且互連線寬度、間距減小；密度増大、層數增多、以及通孔數量的激増，這些因素都進ー步增加了開路缺陷出現的機率。而且更重要的是，此時信號線之間耦合電容的影響相對本徵電容來說不再能夠忽略。因此當那些和開路缺陷點相鄰的信號線邏輯發生變化吋，由於電容耦合效應導致開路缺陷處的電壓也發生相應的改變。由於開路缺陷點的電壓不再是固定值，若繼續沿用以上的傳統靜態缺陷模型固定為O的模型(Stuck-at O)、固定為I的模型(stuck-at I)、和多次固定測試(N-detection stuck-at)的話,在晶片測試階段會發現較多數量的全開路缺陷已經不再能夠被已有的測試向量檢測出，晶片測試覆蓋率將不再能滿足要求。而確實，在實際的90納米、65納米、45納米、40納米、以及23納米項目中，已經發現越來越多的真實的開路故障被遺漏，晶片電學性能發生錯誤卻無法被已有的測試向量檢測到。晶片測試工程師不得不將這些無法被測出的、含有缺陷的晶片送交給可測試設計(DFT)工程師來做客戶次品返回(Customer Retain)分析，極大地浪費了測試時間。並且即便進入了客戶次品返回分析的流程之後，沒有可靠的針對開路缺陷的電壓預測公式，也沒辦法有有效地對這些缺陷進行診斷、確定、和定位，仍然沒有辦法達到高的測試覆蓋率。所以當エ藝進入小於0. 13微米之後的深亞微米、以及更小的超深亞微米範圍吋，我們急需找到準確而高效的方法來確定互連線全開路缺陷點的電壓值。
發明內容
本發明的目的在於克服上述現有技術的缺點，提供一種預測深亞微米集成電路互連線全開路缺陷電壓值的方法，該方法能夠準確而高效地確定互連線全開路缺陷點的電壓值，包括以下步驟(I)建立第一個電壓預測模型
權利要求
1.預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特徵在於 (1)建立第一個電壓預測模型
2.如權利要求I所述，預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特徵在於 所述步驟(I)建立第一個電壓預測模型，包括 A :建立全開路缺陷的電容模型； B :針對該晶片設計所採用的特定工藝庫，設計測試模塊；在測試模塊中插入互連線全開路缺陷，圍繞該開路缺陷構建有相鄰信號線緊密圍繞的版圖情境； C :首先，對於特定的一個開路位置，提取與之相鄰信號線的耦合電容值；並改變這些相鄰信號線的邏輯狀態，針對相鄰信號線邏輯狀態跳變的不同情境，通過SPICE器件級仿真得到所對應的該開路缺陷點的電壓值；仿真出在某一時刻，僅有單根相鄰信號線邏輯改變時，在開路點感應出的電壓變化值Vi ； 接下來，改變開路位置，即改變其與周圍相鄰信號線耦合電容的大小，再次通過SPICE器件級仿真得到對應不同位置的開路缺陷上的電壓值； 然後，利用MATLAB擬合曲線，分析在不同的開路位置，相鄰信號線耦合電容與開路點電壓的關係； 最後，再次利用MATLAB，將耦合電容與電壓的關係曲線取一階近似，並計算出線性耦合係數，即公式(I)中的Ki,得到完整的第一個電壓預測模型的解析表達式。
3.如權利要求I所述，預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特徵在於 所述步驟(I)建立第一個電壓預測模型晶片設計所採用的工藝庫改變，線性耦合係數1也改變；因此，針對不同的工藝，應重複步驟(I)中的B和C兩個過程，以得到與工藝對應的第一個電壓預測模型； 所述步驟(I)中的C:通過MATLAB擬合，將SPICE器件級仿真得到的開路點電壓具體值映射到了耦合電容上； 而所述步驟(I)中的A :建立全開路缺陷的電容模型——該電容模型是完整的，並且不隨工藝變化而改變；電容模型中包含了晶片設計階段不可測量的變量Vtrap，即包含了浮空金屬線上累積電荷效應對電壓的影響。
4.如權利要求I所述，預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特徵在於 所述步驟(2)建立第二個電壓預測模型定義合理的高電平百分比門限VJh、和低電平百分比門限VfH，得到完整的第二個電壓預測模型的解析表達式； 高電平、低電平百分比門限定義值是否合理是由第一個電壓預測模型來判斷；具體步驟為 A :根據產品設計中對高、低電平的要求，再結合該晶片設計所採用的特定工藝庫中基本單元閾值電壓的範圍，首先定義初始的高、低電平百分比門限值； B :由第一個電壓預測模型計算出開路點的電壓值，該電壓值以毫伏為單位；再將此以毫伏為單位的具體電壓值通過初始定義的高電平、低電平百分比門限換算成為電壓邏輯值； C :將初始定義的高、低電平百分比門限代入第二個電壓預測模型，然後利用此時的第二個電壓預測模型計算得到開路點電壓的邏輯值； D :若兩個模型得到的電壓邏輯值一致，則說明此時第二個電壓預測模型中的高、低電平百分比門限的初始定義值是合理的；如果兩個模型得到的電壓邏輯值不一致，則需要調整高、低電平百分比門限的定義值，然後再用調整後的值重複本過程的步驟B和步驟C，直到最終第二個電壓預測模型採用了合理的高、低電平百分比門限定義值，計算出的開路缺陷處的電壓邏輯值與第一個電壓預測模型相等；得到第二個電壓預測模型的解析表達式。
5.如權利要求I所述預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特徵在於 所述步驟(2)中，第二個電壓模型在第一個電壓模型的基礎上進行了簡化忽略晶片設計階段不可測量的變量Vtrap，即忽略浮空金屬線上累積電荷效應對電壓的影響；而將晶片設計步驟中可以測量的耦合電容作為唯一變量來表徵開路點的電壓邏輯狀態；當低跳變的相鄰信號耦合電容與總耦合電容之比超過低電平百分比門限時，開路點為低電平邏輯；當高跳變的相鄰信號耦合電容與總耦合電容之比超過高電平百分比門限時，開路點為高電平邏輯； 同時，通過設置並驗證得到合理的高、低電平百分比門限值，代入第二個電壓模型的解析表達式，使得第二個電壓模型公式和第一個電壓模型公式對於開路點邏輯狀態的判斷一致一保證了第二個電壓模型具有和第一個電壓預測模型相近似的準確性； 因此，在步驟(3)中晶片可測性設計的自動測試向量步驟中，直接使用第二個電壓模型公式作為互連線全開路缺陷的故障模型。
全文摘要
本發明公開了一種預測深亞微米集成電路互連線全開路缺陷電壓值的方法，該方法在晶片設計階段準確而高效地確定互連線全開路缺陷點的電壓。包括以下步驟首先建立第一個電壓預測模型。在此基礎上建立第二個電壓預測模型。然後，對疑似存在開路缺陷的金屬線，提取它周圍信號線的耦合電容值，利用第二個電壓預測模型計算出電壓邏輯。在可測性設計的自動測試向量生成步驟中，加載與計算出的電壓邏輯相反的測試向量，若觀測到的開路電壓邏輯等於由第二個電壓預測模型得到的計算值，則說明此處有全開路缺陷。本發明的有益效果是建立準確而且在工程上有可行性意義的兩個電壓模型；並且提出將兩個模型結合使用的完整方法。
文檔編號G06F17/50GK102708219SQ201110417640
公開日2012年10月3日 申請日期2011年12月13日 優先權日2011年12月13日
發明者耿莉, 邵志標, 韋素芬 申請人:西安交通大學