存儲器件及其製造方法

2023-12-03 13:11:11

專利名稱：存儲器件及其製造方法
技術領域：
本發明涉及存儲器件，尤其涉及非易失性存儲器件。
背景技術：
在現代社會中，使用許多電子設備並產生和使用各種數據，從而需要存儲數據的存儲器件。今天製造和使用的各種存儲器件都各有優缺點，並取決於要存儲和使用的數據來選擇。
例如，在斷電時丟失其存儲器內容的易失性存儲器包括DRAM和SRAM。易失性存儲器因為易失性而有限地使用；然而，它被用作主存儲器或利用短暫存取時間的高速緩存存儲器。因為各存儲單元都具有較小尺寸，所以可容易地製造大容量DRAM，儘管它以複雜方式進行控制並且很耗電。同時，SRAM包括由CMOS構成的存儲單元並易於製造和控制，儘管大容量SRAM因為一個存儲單元需要6個電晶體而難以製造。
即使在斷電後仍然保持存儲器內容的非易失性存儲器包括可重寫存儲器，其中數據可重寫很多次；只寫一次存儲器，其中數據只能由用戶寫入一次；以及掩模ROM，其中數據內容在製造存儲器時確定並且在此後不能重寫。作為可重寫存儲器，有EPROM、快閃記憶體、鐵電體存儲器等。EPROM允許數據的簡便寫入，並且每個位的單位成本相對較低，儘管需要專用的編程設備和用於寫入擦除的擦除器。快閃記憶體和鐵電體存儲器允許在所使用的襯底上重寫、具有較短的存取時間、並且是低耗電的，儘管浮動柵和鐵電體層的製造步驟需要增大每個位的單位成本。
只寫一次存儲器的各個存儲單元由熔絲、反熔絲、交叉指針二極體、OLED(有機發光二極體)、雙穩態液晶元件和其狀態通過熱或光改變的其它器件構成。一般而言，存儲器件通過選擇各存儲單元的兩個狀態之一來存儲數據。只寫一次存儲器件製造成所有存儲單元具有第一狀態，並且只有通過寫入操作指定的存儲單元才能變成第二狀態。從第一狀態到第二狀態的改變是不可逆的，並且所改變的存儲單元不可恢復。
只寫一次存儲器的製造步驟的溫度和材料有限制，因而在許多情形中它不在矽襯底上形成。即，只寫一次存儲器以與通常在矽襯底上形成的中央處理單元(下文中稱為CPU)、算術電路、整流電路、控制電路等(下文中統稱為其它功能電路，以與只寫一次存儲器相區分)完全不同的方式製造。例如，反熔絲只寫一次存儲器具有在塑料或金屬襯底上形成的接線、反熔絲層和控制元件(參見專利文獻1)。用此方式製造的存儲器件實現了低成本、大容量、低功耗和較短存取時間。然而，在形成具有某功能的半導體器件的情形中，存儲器不通過單獨工作並且必需其它功能電路。因此，有必要單獨地形成諸如只寫一次存儲器的存儲器和其它功能電路。
近年來，IC標記作為半導體器件的一個示例已經眾所周知，其中存儲器和其它功能電路被集成在同一矽襯底上。IC標記包括諸如SRAM、掩模ROM、快閃記憶體和鐵電體存儲器的存儲器。掩模ROM是數據內容在製造存儲器時就確定、並且不能由IC標記用戶重寫的存儲器。此外，一項數據通過一個光掩模來確定；因此，掩模ROM需要與數據類型一樣多的光掩模。因而，掩模ROM出於成本原因並不實用。
快閃記憶體和鐵電體存儲器需要其它步驟來在柵絕緣膜中形成浮動柵和鐵電體層。同時，IC標記中除存儲器之外的所有電路可通過CMOS製造步驟獲得。
近年來，用於在絕緣襯底上形成薄膜電晶體(下文中稱為TFT)的技術已得到了有效的開發，以製造諸如液晶顯示器和EL顯示器的顯示設備。例如，用於顯示圖像的驅動器電路和像素部分使用TFT在同一襯底上形成。因為絕緣襯底不是電容耦合到接線的，所以可實現電路的高速運行。因此，提出使用TFT來形成諸如算術電路的各種功能電路和存儲器電路。在絕緣襯底上形成功能電路的另一個優點是節約成本。玻璃襯底和塑料襯底相比矽襯底來說相當便宜。此外，使用比受限於較小面積的矽襯底具有更大面積的絕緣襯底是可能的。因而，在絕緣襯底上製造的產品的數量比矽襯底上製造的增多，從而導致極便宜的半導體器件。
使用TFT製造技術形成的存儲器件包括掩模ROM、SRAM和快閃記憶體。包括TFT的SRAM可容易地在與其它功能電路相同的襯底上形成，儘管它由於易失性在應用上受到限制。掩模ROM因為對不同數據需要不同的光掩模而不實用。快閃記憶體需要用於形成浮動柵的其它步驟，儘管在絕緣襯底上諸如算術電路的其它功能電路也可通過TFT製造步驟來形成。
如上所述，本發明根據兩種技術作出用於形成存儲器件的技術和用於在諸如玻璃襯底或絕緣襯底的絕緣襯底上形成電路的技術。
日本專利公開No.2003-36684。

發明內容
不管半導體集成電路是在矽襯底上還是在絕緣襯底上形成的，用常規技術在同一襯底上形成非易失性存儲器和其它功能電路是困難的。然而，當存儲器和其它功能電路單獨形成以獲得一個器件時需要在外部連接它們，導致產品器件的尺寸增大。此外，作為存儲器和其它功能電路的至少兩個電路的製造是昂貴的。即使當存儲器和其它功能電路可與快閃記憶體和鐵電體存儲器在同一襯底上形成時，也需要其它步驟來形成存儲器。在製造半導體器件時，製造步驟的增多導致高成本、限制產品的規格、並降低了生產率。
換言之，幾乎用常規技術製造的所有存儲器件都需要特定步驟。因此，它們不能與其它功能電路在同一襯底上形成，或者即使與其它功能電路在同一襯底上形成，它們也需要不同於TFT製造步驟的其它步驟。這種問題導致在製造具有功能的半導體器件，諸如IC標記時都會引起存儲器的額外成本。
根據前述內容，本發明提供可通過類似於在絕緣襯底上形成的其它功能電路的TFT製造步驟形成的只寫一次存儲器的製造方法。此外，本發明提供易於使用和便宜的存儲器件，同時即使當存儲器與其它功能電路在同一襯底上形成時，仍然保持產品規格和生產率。
考慮到前述問題，本發明提供一種存儲器件，它通過改變在諸如玻璃襯底和塑料襯底的絕緣襯底、或具有絕緣表面的襯底(下文中統稱為絕緣襯底)上形成的半導體薄膜而具有隻寫一次存儲器功能。
根據本發明的一種模式，存儲器件包括在絕緣表面上形成的存儲單元。該存儲單元包括具有兩個雜質區域的半導體薄膜、柵極、以及連接相應雜質區域的兩條接線。半導體薄膜通過在柵極和兩條接線的至少之一之間施加電壓來改變，由此使這兩條接線彼此絕緣。
根據本方面的另一種模式，存儲器件包括在一個絕緣表面上形成的第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元的每一個都包括具有兩個雜質區域的半導體薄膜、柵極、以及連接相應雜質區域的兩條接線。通過在柵極和兩條接線的至少之一之間施加電壓來改變半導體薄膜，第一存儲單元在兩條接線之間具有絕緣狀態。第二存儲單元具有初始狀態。存儲器件可具有絕緣狀態或初始狀態。
根據本發明的又一種模式，存儲器件包括在絕緣表面上形成的存儲單元。該存儲單元包括具有一個或兩個雜質區域的半導體薄膜、電極、以及連接相應雜質區域的兩條接線。半導體薄膜通過在電極和兩條接線的至少之一之間施加電壓來改變，由此這兩條接線彼此絕緣。
根據本發明的另一種模式，存儲器件包括在一個絕緣表面上形成的第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元的每一個都包括具有一個或兩個雜質區域的半導體薄膜、電極、以及連接相應雜質區域的兩條接線。通過在電極和兩條接線的至少之一之間施加電壓來改變半導體薄膜，第一存儲單元在兩條接線之間具有絕緣狀態。第二存儲單元具有初始狀態。當從絕緣襯底的頂部看時，電極夾在兩條接線之間。
根據本發明，存儲器件可包括一個或多個柵極或電極。
根據前述結構，只寫一次存儲器可通過TFT製造步驟在絕緣襯底上形成。即，本發明的存儲器件可通過與在絕緣襯底上形成其它功能電路相似的TFT製造步驟來形成，這可抑制因為存儲器的附加製造步驟而引起的額外成本的增加。此外，因為存儲器和其它功能電路可通過相同步驟形成，所以存儲器不限制產品規格並且不降低生產率。
玻璃襯底和塑料襯底與矽襯底相比相當便宜。此外，使用比受限於較小面積的矽襯底具有更大面積的絕緣襯底是可能的。因而，在絕緣襯底上製造的產品的數量比矽襯底上製造的增多，從而導致極便宜的半導體器件。
根據本發明，只寫一次存儲器通過TFT製造步驟形成從而易於使用，並可提供便宜的存儲器件，同時甚至在存儲器與其它功能電路在同一襯底上形成時也保持產品規格和生產率。


圖1A和1B是示出本發明的存儲器件中存儲單元的操作的示意圖。
圖2是示出存儲單元陣列的一個示例的示圖。
圖3A到3E是電阻器的俯視圖和橫截面示圖。
圖4是示出存儲單元陣列的一個示例的示圖。
圖5A到5E是示出TFT的製造步驟的示圖。
圖6A到6D是示出TFT的製造步驟的示圖。
圖7A和7B是示出TFT的製造步驟的示圖。
圖8A和8B是分別示出本發明的存儲器件的應用的示圖。
圖9A到9E是分別示出本發明的存儲器件中存儲單元的一個示例的示圖。
圖10A和10B是示出本發明的TFT在分別施加電壓前後的照片。
具體實施例方式
儘管參照附圖通過各個實施方式和實施例對本發明作了描述，可以理解各種變化和更改對本領域技術人員是顯而易見的。因此，除非這些變化和更改背離本發明的範圍，它們應被解釋為包括在其中。注意，在所有附圖中，相同組件或具有相同功能的組件由相同標號標註，並略去其描述。
當比TFT的正常操作所需更高的電壓施加在形成於絕緣襯底上的TFT的柵極與兩個雜質區域的至少之一(包括高濃度雜質區域)之間時，TFT的溝道區域被絕緣。該操作在圖1A和1B中示出，圖1A和1B是TFT分別在施加電壓之前和之後的橫截面視圖。例如，圖1A中示出的TFT具有在絕緣襯底101上形成的半導體薄膜102、半導體薄膜102上的柵絕緣薄膜105、以及在柵絕緣薄膜105上的柵極106。半導體薄膜102包括兩個高濃度雜質區域103和溝道區域104。圖1B示出施加電壓之後的TFT。在該TFT中，至少半導體薄膜102的溝道區域104被更改，並且絕緣區域108在柵極106之下形成。然後，柵極106和兩個高濃度雜質區域103彼此絕緣。圖1B所示的絕緣區域108是一個典型示例，並且實際上它可具有各個形狀。
例如，在玻璃襯底上形成的TFT中，它的溝道長度(下文中簡稱為L)為4μm、溝道寬度(下文中簡稱為W)為4μm、且柵絕緣薄膜的厚度(下文中簡稱為GI)為20nm，25V的電壓施加在柵極與兩個高濃度雜質區域的至少之一之間達500μs。然後，TFT的溝道區域被絕緣，並且柵極和兩個高濃度雜質區域彼此絕緣。TFT在施加電壓前後的實際照片如圖10A和10B所示。圖10A是TFT在施加電壓之前的照片，而圖10B是TFT在施加電壓之後的圖片，這是從玻璃襯底的反面看到的。
本說明書中的改變具體地表示如圖10A到圖10B中可見的至少一個溝道區域因為施加於TFT的電壓而變成絕緣狀態。不用說，通過改變電壓施加狀況，即使TFT具有與圖10A和10B所示不同的大小，TFT的至少一個溝道區域也可被絕緣。注意，絕緣狀態表示不傳導電和熱的狀態。
用該方式，當比TFT正常操作所需更高的電壓施加在形成於柵極與兩個雜質區域的至少之一(該實施方式中為高濃度雜質區域)之間時，電流流過柵絕緣薄膜。該絕緣薄膜在許多情形中由高電阻物質製成，並且當電流流過其中時產生熱量。當在形成於絕緣襯底上的TFT中產生大量熱時，熱量因為絕緣襯底的低傳熱性而不能逸出，從而柵絕緣薄膜或半導體薄膜會燒壞。結果，柵極和兩個高濃度雜質區域可彼此絕緣。另一方面，在具有高傳熱性的矽襯底上形成的電晶體中，當電流流過柵絕緣薄膜時所產生的熱不會燒壞絕緣薄膜和矽襯底。
根據本發明中的實驗，當電壓施加於柵極和兩個高濃度雜質區域的至少之一之間時，溝道區域在不少於該時間的97％上變成絕緣狀態，由此柵極和兩個高濃度雜質區域彼此絕緣，即它們進入非傳導狀態。在該時間的其餘3％上檢測缺陷元件，其中溝道區域在施加電壓之後用作電阻器而三個端子彼此傳導。缺陷元件可因半導體薄膜或絕緣薄膜中的灰塵引起。因此，所製造的TFT的改進準確度允許缺陷元件進一步地減少。缺陷元件的產生在TFT具有雙柵極結構或者另外提供了冗餘電路時也可得到抑制。
作為另一缺陷，作為柵極的三個端子中的兩個以及與雜質區域相連的兩條接線可彼此傳導。諸如三個端子或兩個端子之間傳導的缺陷可通過寫入時施加的電壓、以及灰塵引起。因此，缺陷元件的數量可通過最優化寫入電壓和電壓施加時間來減少。
存儲器件在存儲單元選擇兩個狀態之一時存儲數據。本發明的存儲器件可在作為存儲單元的TFT選擇兩個狀態之一時存儲數據不管TFT的溝道區域是處於初始狀態、還是絕緣狀態。在本發明中製造的只寫一次存儲器中，在施加電壓之前處於初始狀態的TFT具有狀態『1』，而包括通過施加電壓變成絕緣狀態的溝道區域的TFT具有狀態『0』。狀態『0』和『1』之間的這種關係以及TFT的狀態並不限於此，儘管在本說明書中為了方便起見是如此使用的。
圖2是示出本發明的一個存儲器件示例的4位存儲單元陣列的電路圖。該存儲單元陣列包括兩條字線201、兩條位線202、兩條源線204、以及四個TFT 206到209。字線201、位線202、以及源線204被分別標示為W0、W1、B0、B1、S0和S1。當25V或更高的電壓被施加於柵極和兩個雜質區域的至少之一之間達500μs時，如上所述，TFT 206到209的各個溝道區域變成絕緣狀態。
首先描述的是用於將『0』寫入TFT 206的一個電路操作示例。寫入操作可通過將電壓施加於TFT 206的柵極和兩個雜質區域的至少之一之間來執行。例如，25V的電壓被施加於W0，且0V的電壓被施加於B0和S0達500μs。此時，有必要確定W1、B1和S1的電壓，從而不會將『0』施加到其它TFT上。例如，0V的電壓被施加於W1，且10V的電壓被施加於B1和S1。通過施加這些電壓，25V的電壓施加於TFT 206的柵極和兩個雜質區域的至少之一之間，由此TFT 206的溝道區域可被絕緣。
可對將『0』寫入TFT 206時其它TFT的操作進行簡要描述。因為25V的電壓施加於W0，且10V的電壓施加於B1和S1，所以15V的電壓施加於TFT 207的柵極和兩個雜質區域的至少之一之間。然而，『0』未被寫入TFT 207，因為25V或更高的電壓未施加其上。類似地，『0』未被寫入TFT 208，因為0V電壓施加於W1、B0和S0。0V的電壓被施加於W1，同時10V的電壓被施加於B0和S0，因此10V的電壓施加於TFT 209的柵極和半導體薄膜之間，儘管『0』並未寫入其中。注意，本文中施加的電壓僅僅是示例，並且通過任意地確定各字線201、位線202和源線204的電壓，信號僅可寫入選定TFT。
以下描述的是用於將『1』寫入TFT 206的一個電路操作示例。當將『1』寫入TFT 206時，沒有電壓被施加於柵極和兩個雜質區域的至少之一之間，同時保持TFT 206處於初始狀態。因此，例如所有字線201、位線202和源線204都可具有相同電壓，從而不將『0』寫入TFT 206。這僅僅是一個示例，且各字線201、位線202和源線204的電勢都可通過控制電路的方法來確定。
接著描述TFT 206的讀取操作。讀取操作確定TFT 206是處於狀態『1』，即在不施加電壓的情況下處於初始狀態，還是處於狀態『0』，即變成絕緣狀態。因而，閾值電壓或更高電壓被施加於TFT 206的柵極上，以確定電流是否在兩個高濃度雜質區域之間流動。首先，在讀取之前，B0被預先充電到5V。然後，5V和0V的電壓被分別施加於W0和S0，以讀取B0的電勢。此時，有必要確定W1、B1和S1的電壓從而不選擇其它TFT。例如，0V的電壓被施加於W1和S1，以不讀取B1的電勢。當在不施加電壓的情況下TFT 206處於狀態『1』中時，兩個雜質區域傳導，且因為5V的電壓被施加於W0上所以0V的電壓被施加於B0。另一方面，當TFT 206被施加了電壓並進入狀態『0』時，因為B0和S0彼此絕緣所以B0保持為5V。TFT 206的讀取操作因而可通過向W0施加等於或高於閾值的電壓、並讀取B0電勢中的變化來執行。
對TFT 206的讀取操作時其它TFT的操作進行簡要的描述。因為不選擇讀取B1，所以讀取操作不涉及TFT 207和TFT 209。TFT 208不改變位線的電勢，因為W0具有0V的電壓。因此，其它TFT不影響TFT 206的讀取操作。
如上所述，在本實施方式中，存儲單元具有兩個狀態開關狀態和絕緣狀態。因而，存儲單元可僅由一個TFT構成，從而導致存儲單元陣列的面積減小，存儲容量增大。
在本發明的存儲器件中，高濃度雜質可在TFT的半導體薄膜的整個表面上添加，作為存儲單元。相反，雜質可添加到半導體薄膜的任一部分，並可將兩條接線連接其中；然而，當任意地形成雜質區域時，元件不用作電晶體。同時，當高濃度雜質被添加在半導體薄膜的整個表面上時，通過在電極和兩條接線的至少之一上施加電壓而使全部三個端子彼此絕緣。
在本實施方式中描述的是這樣的一個示例一個雜質區域(本實施方式中為高濃度雜質區域)在絕緣襯底上的半導體薄膜上形成，並且兩條接線連接到半導體薄膜，其中一個電極夾在其間。圖3A和3C是具有這種結構的元件的俯視圖。圖3B、3D和3E是具有這種結構的元件的橫截面視圖。圖3A和3B示出一種正常TFT，其中在絕緣薄膜上形成柵極之前向半導體薄膜添加高濃度雜質。圖3C、3D和3E示出包括在柵極內具有任意寬度的空穴307的TFT，其中高濃度雜質在形成電極之後被添加到半導體薄膜上。空穴307的寬度應當確定為當在電極和半導體薄膜之間施加電壓時使兩條接線絕緣。圖3A和3C所示的元件都使兩條接線通過半導體薄膜的高濃度雜質區域傳導，因而這些元件在本說明書中被稱為電阻器元件，以與TFT相區分。
在圖3A到3E所示的各個電阻器元件中，半導體薄膜301在絕緣襯底303上形成，絕緣薄膜305在半導體薄膜301上形成，而電極302在絕緣薄膜305上形成。兩條接線306連接到半導體薄膜301中的高濃度雜質區域304。半導體薄膜301中的高濃度雜質區域304和連接到半導體薄膜301的接線306可在任何地方形成，只要電極302在兩條接線306之間形成即可。電極302的形式也可如圖3C所示任意地確定，其中具有任意寬度的空穴307在柵極中形成。此外，電阻器元件的形式也可任意地確定，並且圖3A到3E僅僅示出示例。
例如，如圖3A所示的電阻器元件類似於實施方式1L為4μm、W為4μm、且GI為20nm，25V的電壓施加在柵極與兩條接線的至少之一之間達500μs。然後，電極和兩條接線彼此絕緣。不用說，即使當元件具有與本文所示不同的大小時，通過改變電壓施加狀態，三個端子也可彼此絕緣。在本實施方式中，只寫一次存儲器使用這種結構來製造。
圖4是示出本實施方式的一個示例的4位存儲單元陣列的電路圖。該存儲單元陣列包括兩條字線31、兩條位線32、兩條選擇控制線33、四個電阻器元件34、以及四個選擇電晶體35。字線31、位線32和選擇控制線33分別被標示為W0、W1、B0、B1、W』0和W』1。存儲單元22通過W0和B0選擇，存儲單元24通過W0和B1選擇，存儲單元42通過W1和B0選擇，而存儲單元44通過W1和B1選擇。類似於圖3A和3B所示的示例，當將25V或更高的電壓施加於柵極和兩個雜質區域的至少之一之間時，電阻器元件34的電極和兩個雜質區域之間彼此絕緣。注意在本實施方式中，雜質區域可在半導體薄膜的整個表面上形成，因而電壓被施加於電極與半導體薄膜之間。
首先描述的是用於將『0』寫入存儲單元22的一個電路操作示例。寫入操作可通過將電壓施加於電極和絕緣薄膜之間來執行，即連接到存儲單元22中的電阻器元件34的半導體薄膜的兩條接線的至少之一。例如，25V的電壓被施加於W0，且0V的電壓被施加於B0和W』0達500μs。此時，必須確定W1、B1和W』1的電壓，從而不會將『0』施加到其它電阻器元件上。例如，0V的電壓被施加於W1和W』1，且10V的電壓被施加於B1。通過施加這些電壓，25V的電壓施加於存儲單元22中電阻器元件34的電極和半導體薄膜之間，由此電極和兩條接線可彼此絕緣。本文所示的施加電壓僅僅是示例，但接線操作也可通過其它狀況執行。
可對將『0』寫入存儲單元22時其它存儲單元的操作進行簡要描述。因為25V的電壓施加於W0，10V的電壓施加於B1，0V的電壓施加於W』0，所以15V的電壓施加於存儲單元24的電極和絕緣薄膜之間。然而，『0』未被寫入存儲單元24，因為25V或更高的電壓未施加其上。類似地，『0』未被寫入存儲單元42，因為0V電壓施加於W1、W』1和B0。0V的電壓被施加於W1和W』1，同時10V的電壓被施加於B0，因此10V的電壓施加於存儲單元44的電極和半導體薄膜之間，儘管『0』並未寫入其中。這樣，通過任意地確定字線31、位線32和選擇控制線33的電壓，『0』僅可寫入選定存儲單元。
以下描述的是用於將『1』寫入存儲單元22的一個電路操作示例。當將『1』寫入存儲單元22時，沒有電壓被施加於電阻器元件34的電極和半導體薄膜之間，同時保持存儲單元22處於初始狀態。因此，例如所有字線31、位線32和選擇控制線33都可具有諸如0V的相同電壓，從而不將『0』寫入存儲單元22。這僅僅是一個示例，且各字線31、位線32和選擇控制線33的電勢都可任意地通過控制電路的方法來確定。
接著描述存儲單元22的讀取操作。讀取操作確定存儲單元22中的電阻器元件34是處於狀態『1』，即在不施加電壓的情況下處於初始狀態，還是電阻器元件34被施加了電壓並處於狀態『0』，即變成絕緣狀態。因而，閾值電壓或更高電壓被施加於存儲單元22的選擇電晶體35的柵極上，以確定B0是否接地到選擇電晶體35的兩個高濃度雜質區域。首先，在讀取之前，B0被預先充電到5V。然後，5V的電壓被施加於W』0。此時，必須確定W』1和B1的電壓從而不選擇其它電晶體。W0和W1僅用於寫入操作，並且在讀取操作時是不需要的。例如，0V的電壓被施加於W』1，以不讀取B1的電勢。當在不施加電壓的情況下存儲單元22中的電阻器元件34處於狀態『1』中、即初始狀態時，B0接地且0V的電壓被施加於B0。另一方面，當存儲單元22中的電阻器元件34被施加了電壓並進入狀態『0』時，因為B0與地絕緣所以甚至在5V的電壓被施加於W0時B0仍然保持為5V。存儲單元22的讀取操作因而可通過向W』0施加電壓、並讀取B0電勢中的變化來執行。
對存儲單元22的讀取操作時其它存儲單元的操作進行簡要的描述。因為不選擇讀取B1，所以讀取操作不涉及存儲單元24和存儲單元44。存儲單元42不改變位線的電勢，因為W』0具有0V的電壓。因此，其它存儲單元不影響存儲單元22的讀取操作。
在本實施方式中，各存儲單元包括兩個元件，這增大了存儲單元陣列的面積。然而，在這種情形中，寫入時使用高壓的元件(例如與W0或W1相連的解碼器)和讀取時使用低壓的元件(例如與W』0或W』1相連的解碼器)可分開形成。當使用高壓時，需要TFT具有較大的L來承受高壓。然而，具有較大L的TFT不適於高速操作，因而使用低壓的TFT通常具有較小的L。因此，對高速操作和簡便操作控制分別形成元件是極為有利的。在本實施例中，TFT可取代電阻器元件34使用，並且存儲器TFT和選擇TFT可在存儲單元中分開形成。
[實施例1]在本實施例中，參照圖5A到5E、圖6A到6D以及圖7A和7B，具體地描述玻璃襯底上TFT的製造方法。參照N溝道TFT和P溝道TFT的橫截面視圖進行描述。
首先，在襯底500上形成剝離層501(圖5A)。在本實施例中，厚度為50nm的a-Si薄膜(非晶體矽膜)通過低壓CVD在玻璃襯底(例如Coming Incotporated的產品-1737襯底)。對於襯底500，可採用石英襯底、由諸如氧化鋁等絕緣材料製成的襯底、矽晶片襯底、對後續步驟中的熱處理溫度有足夠耐熱性的塑料襯底、以及玻璃襯底。剝離層501最好由主要包含諸如多晶矽、單晶矽、和SAS(也稱為微晶矽的半非晶矽)、以及非晶矽的矽形成，儘管本發明並不僅限於此。剝離層501可通過等離子體CVD或濺鍍、以及低壓CVD形成。也可採用以諸如磷的雜質摻雜的薄膜。剝離層501的厚度需為50到60nm，儘管在採用SAS的情形中它可以是30到50nm。
接著，保護膜502(也稱為基膜或絕緣基膜)在剝離層501上形成(圖5A)。在本實施例中，保護膜502具有三層結構，其中厚度為100nm的SiON薄膜、厚度為50nm的SiNO薄膜、以及厚度為100nm的SiON薄膜按此順序從襯底側堆疊，儘管這些層的材料、厚度和數量並不僅限於此。例如，在底層上不用SiON膜，而是通過旋塗、狹縫式塗布、微滴排放等可形成諸如厚度為0.5到3μm的矽氧烷的抗熱樹脂。或者，可採用氮化矽薄膜(SiN、Si3N4等)。各層的厚度最好在0.05到3μm的範圍內，並可按需在該範圍內選擇。氧化矽薄膜可通過熱CVD、等離子體CVD、氣壓CVD、偏壓ECRCVD等使用SiH4和O2、TEOS(四乙基原矽酸鹽)和O2等的混合氣體形成。氮化矽薄膜通常可通過等離子體CVD使用SiH4和NH3的混合氣體形成。SiON薄膜或SiNO薄膜通常可通過等離子體CVD使用SiH4和N2O的混合氣體形成。
隨後，TFT在保護膜502上形成。注意，可形成諸如有機TFT的其它薄膜有源元件和薄膜二極體、以及TFT。為了形成TFT，首先在保護膜502上形成島狀半導體薄膜503(圖5B)。島狀半導體薄膜503是使用非晶半導體、晶體半導體或主要包含矽、鍺化矽(SiGe)等的半非晶半導體形成的。注意，如果主要包含諸如a-Si的矽的材料用於剝離層501和島狀半導體薄膜503，則與之相接觸的保護膜502可根據粘性使用SiOxNy來形成。在本實施例中，形成了厚度為70nm的非晶矽薄膜，且其表面用包含鎳的溶液進行處理。熱結晶在溫度500到750℃上進行，從而可獲得晶體矽半導體膜。然後，其結晶度可通過雷射結晶來改進。注意，薄膜可通過等離子體CVD、濺鍍、LPCVD等來形成。作為一種結晶方法，可採用雷射結晶、熱結晶、或使用除了鎳之外的催化劑(Fe、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au等)的熱結晶，或者可多次交替地執行這些方法。
或者，具有非晶體結構的半導體薄膜可通過連續波雷射結晶化。為了在結晶期間獲得具有較大粒度的晶體，可使用能夠連續波的固態雷射，並且最好施加基波的兩次到四次諧波(在此情形中結晶化稱為CWLC)。通常，施加Nd:YVO4雷射(基波1064nm)的兩次諧波(532nm)或三次諧波(355nm)。當使用連續波雷射時，從輸出為10W的連續波YVO4雷射器發出的雷射通過非線性光學元件轉換成諧波。還有一種通過將YVO4晶體或GdVO4晶體、以及非線性光學元件置入共振器來發射諧波的方法。然後，最好用光學系統在照射表面上形成矩形或橢圓形的雷射，以照射物體。在該情形中，需要約0.01到100MW/cm2(最好是0.1到10MW/cm2)的能量密度。然後，最好用雷射照射半導體薄膜，同時以約10到2000cm/s的速度相對雷射移動。
當使用脈衝雷射時，通常使用頻帶為幾十到幾百Hz的脈衝雷射，儘管也可使用具有高得多的10MHz或更高振蕩頻率的脈衝雷射(在該情形中結晶化被稱為MHzLC)。據說，在用脈衝雷射照射半導體薄膜之後完全固化半導體薄膜要花幾十到幾百ns的時間。當脈衝雷射具有10MHz或更高的振蕩頻率時，在固化半導體薄膜之前、在由前一雷射熔化之後照射下一脈衝雷射是可能的。因此，與常規脈衝雷射的情形不同，固相和液相之間的界面可在半導體薄膜中連續移動，因而可形成晶粒沿掃描方向連續生長的半導體薄膜。更具體地，可能形成晶粒的集合，其在掃描方向上寬度為10到30μm，在與掃描方向垂直的方向上寬度約為1到5μm。通過形成在掃描方向上延伸較長的這種單晶晶粒，可形成至少在TFT的溝道方向上具有很少晶粒邊界的半導體薄膜。注意，當使用作為耐熱有機樹脂的矽氧烷來部分地形成保護膜502時，可在上述結晶化時防止來自半導體薄膜的熱洩漏，從而產生有效結晶化。
晶體矽半導體薄膜通過前述步驟形成。其晶體最好與源極、溝道和漏極方向對齊。其晶體層的厚度較佳地為20到200nm(通常為40到170nm，更佳地為50到150nm)。隨後，用於吸收金屬催化劑的非晶矽薄膜在半導體薄膜上形成，且氧化物薄膜夾在其間，且熱處理在500到750℃的溫度上進行以便吸氣。此外，為了控制作為TFT元件的閾值，硼離子以1013/cm2的劑量噴射到晶體矽半導體薄膜。然後，以用作掩模的抗蝕劑進行蝕刻，以形成島狀半導體薄膜503。或者，通過使用乙矽烷(Si2H6)和氟化鍺(GeF4)的源氣直接由LPCVD(低壓CVD)形成多晶半導體薄膜，可獲得晶體半導體薄膜。氣體的流速使得Si2H6/GeF4＝20/0.9，用於形成薄膜的溫度為400到500℃，並且He或Ar用作載氣，儘管本發明並不限於這些條件。
TFT、特別是其溝道區域較佳地用1×1019到1×1022cm-3、更佳地用1×1019到5×1020cm-3的氫氣或滷素添加。在使用SAS的情形中，最好用1×1019到2×1021cm-3的氫氣或滷素添加。在任一情形中，氫氣或滷素的量需要比用於IC晶片等的矽單晶體所包含的量大。據此，可在TFT部分上產生的局部裂縫可通過氫氣或滷素來終止。
然後，柵絕緣膜504在島狀半導體薄膜503上形成(圖5B)。該柵絕緣膜504最好由包含氮化矽、氧化矽、氮氧化矽、或氧氮化矽的單層薄膜或堆疊層薄膜通過諸如等離子體CVD和濺鍍的薄膜形成方法來形成。在堆疊層的情形中，可採用例如三層結構，其中氧化矽薄膜、氮化矽薄膜和氧化矽薄膜按此順序從襯底側堆疊。
隨後，形成柵極505(圖5C)。在該實施例中，Si和W(鎢)通過濺鍍堆疊、並以用作掩模的抗蝕劑506蝕刻，以形成柵極505。不用說，柵極505的材料、結構和形成方法並不限於這些，並且可適當地進行選擇。例如，可採用用N型雜質摻雜的Si和NiSi(矽化鎳)的堆疊結構、或TaN(氮化鉭)和W(鎢)的堆疊結構。或者，柵極505可採用任何傳導材料形成為單層。可使用SiOx等的掩模來代替抗蝕劑掩模。在此情形中，還需要諸如SiOx和SiON的掩模(諸如由無機材料製成的掩模被稱為硬掩模)的圖形化步驟，同時與抗蝕劑相比掩模薄膜在蝕刻時減少得較少，由此可形成具有所需寬度的柵極層。或者，柵極505可在不使用抗蝕劑506的情況下通過微滴排放來選擇性地形成。對於傳導材料，可取決於傳導薄膜的功能來選擇各類材料。當柵極和天線同時形成時，可考慮其功能來選擇材料。作為用於蝕刻柵極的蝕刻氣體，在此採用CF4、Cl2和02的混合氣體、或Cl2氣體，儘管本發明並不僅限於此。
隨後，抗蝕劑509被形成為覆蓋作為P溝道TFT 507的若干部分。N型雜質元素510(通常為P(磷)或砷(As))低濃度地摻雜到N溝道TFT 508的島狀半導體薄膜，且柵極用作掩模(第一摻雜步驟，圖5D)。第一摻雜步驟在諸如劑量為1×1013到6×1013/cm2且加速電壓為50到70keV的條件下進行，儘管本發明並不僅限於這些條件。在第一摻雜步驟中，在整個柵絕緣膜504上進行全面摻雜以形成一對低濃度的雜質區域511。注意，第一摻雜步驟可在不用抗蝕劑509覆蓋P溝道TFT的情況下對整個表面進行。
在抗蝕劑509通過灰化等去除之後，形成另一抗蝕劑512以覆蓋N溝道TFT區域。P型雜質元素513(通常為B(硼))高濃度地摻雜於P溝道TFT 507的島狀半導體薄膜，其中柵極用作掩模(第二摻雜步驟，圖5E)。該第二摻雜步驟在諸如劑量為1×1013到3×1016/cm2且加速電壓為20到40keV的條件下進行。在該第二摻雜步驟中，在整個柵絕緣膜504上進行全面摻雜以形成一對P型高濃度雜質區域514。
在抗蝕劑512通過灰化等去除之後，在襯底的整個表面上形成絕緣膜601(圖6A)。在本實施例中，厚度為100nm的SiO2薄膜通過等離子體CVD形成。然後用抗蝕劑602覆蓋襯底的整個表面，並且抗蝕劑602、絕緣膜601和柵絕緣膜504通過深蝕刻去除，以自對齊方式形成側壁603(圖6B)。作為一種蝕刻氣體，採用CHF3和He的混合氣體。注意，如果在襯底的反面也形成了絕緣膜601，則反面的絕緣膜以用作掩模的蝕刻劑602蝕刻和去除(本步驟稱為反面處理)。
側壁603的形成方法並不限於前述方法。例如，也可採用如圖7A和7B所示的方法。圖7A示出具有兩個或多個層堆疊結構的絕緣膜701。該絕緣膜701具有例如厚度為100nm的SiON(氧氮化矽)、和厚度為200nm的LTO(低溫氧化物)的雙層結構。在本實施例中，SiON膜通過等離子體CVD形成，且LTO薄膜使用SiO2膜通過低壓CVD形成。然後，以用作掩模的抗蝕劑602進行深蝕刻，從而形成L形和弧形的側壁603。圖7B示出進行蝕刻使絕緣膜702不通過深蝕刻去除的情形。在此情形中的絕緣膜702可由單個層或堆疊層形成。當在後續步驟中高濃度地摻雜N型雜質時，側壁603用作掩模以在側壁603下形成低濃度雜質區域或非摻雜偏移區域。在側壁的任一前述形成方法中，深蝕刻的條件可取決於要形成的低濃度雜質區域或偏移區域的寬度而改變。
在本發明的半導體器件中，存儲單元在無側壁的情況下正常工作。因此，在圖6B中和之後，左側的兩個TFT具有側壁，而右側的兩個TFT沒有側壁。
隨後，形成另一抗蝕劑604以便於覆蓋P溝道TFT區域。N型雜質區域605(通常為P或As)被高濃度地摻雜，其柵極505和側壁603用作掩模(第三摻雜步驟，圖6C)。該第三摻雜步驟在諸如劑量為1×1013到5×1015/cm2且加速電壓為60到100keV的條件下進行。在該第三摻雜步驟中，形成一對N型高濃度雜質區域606。在抗蝕劑604通過灰化等去除之後，可進行雜質區域的熱活化。例如，形成厚度為50nm的SiON薄膜，然後在氮氣氣氛中進行溫度為550℃、長達4小時的熱處理。或者，也可能形成厚度為100nm的含氫的SiNx薄膜，並在氮氣氣氛中進行溫度為410℃、長達1小時的熱處理。據此，可改進晶體半導體薄膜中的缺陷。該步驟使得例如晶體矽中的不飽和鍵能被去除，並稱為加氫處理步驟。隨後，形成厚度為600nm的SiON薄膜作為用於保護TFT的蓋絕緣膜。注意，上述加氫處理步驟可在形成該SiON薄膜後執行。在該情形中，在其上可連續形成SiNx薄膜和SiON薄膜。這樣，絕緣薄膜包括SiON、SiNx和SiON按此順序在TFT上從襯底側堆疊的三個層，儘管該結構和材料並不僅限於此。注意，最好形成這種絕緣薄膜，因為它還具有保護TFT的功能。
隨後，在TFT上形成層間薄膜607(圖6D)。對於該層間薄膜607，可採用諸如聚醯亞胺、丙烯酸、聚醯胺和矽氧烷的耐熱有機樹脂。層間薄膜607取決於其材料可通過旋塗、浸漬、噴鍍施加、微滴排放(噴墨印刷、絲網印刷、偏置印刷等)、醫用刀、滾筒覆料機、淋塗機、刮刀塗布機等來形成。或者，可採用諸如氧化矽、氮化矽、氧氮化矽、PSG(磷矽酸鹽玻璃)、BPSG(磷矽酸硼玻璃)和氧化鋁的無機材料。這些絕緣膜還可堆疊以形成層間薄膜604。保護膜608可在層間薄膜607上形成。作為保護膜608，可採用含諸如DLC(類金剛石碳)和氮化碳(CN)的碳的薄膜、氧化矽薄膜、氮化矽薄膜、氮氧化矽薄膜等。保護膜608可通過等離子體CVD、氣壓等離子體等形成。或者，可採用諸如聚醯亞胺、丙烯酸、聚醯胺、抗蝕劑和苯並環丁烯的感光或非感光無機材料、或諸如矽氧烷的耐熱有機樹脂。填充料可混入層間薄膜607或保護膜608，以便於防止這些薄膜因層間薄膜607或保護膜608與後來形成的接線的傳導材料等之間的熱膨脹係數的差異而引起的分離或裂縫。
在形成抗蝕劑之後，進行蝕刻以形成接觸孔使接線609形成(圖6D)。作為用於形成接觸孔的蝕刻氣體，採用CHF3和He的混合氣體，儘管本發明並不僅限於此。接線609通過濺鍍和圖形化來形成為具有5層結構，其中Ti、TiN、Al-Si、Ti和TiN按此順序從襯底側堆疊。通過將Si混入Al層，可防止在圖形化接線時在抗蝕劑烘烤中產生小丘。可混合約0.5％的Cu來代替Si。當Al-Si層夾在Ti和TiN之間時，可進一步改進小丘電阻。在圖形化時，最好採用前述SiON等的硬掩模。注意，接線的材料和形成方法並不僅限於此，並且也可採用用於形成柵極的前述材料。
通過前述步驟，完成了具有TFT的半導體器件。該半導體器件包括IC標記、IC晶片、無線晶片等。儘管在本實施例中採用了頂部柵結構，但也可採用底部柵結構(逆向交差結構)。諸如TFT的薄膜有源元件未主要形成的區域包括絕緣基膜材料、層間絕緣材料和接線材料。該區域較佳地佔據整個半導體器件的50％或以上，更佳地佔據70到95％。同時，較佳地包括TFT部分的有源元件的島狀半導體區域(島)佔據整個半導體器件的1到30％，更佳地佔據5到15％。如圖6D所示，該半導體器件中的保護膜或層間薄膜的厚度需要被控制成TFT的半導體層和下面的保護膜之間的距離(tunder)可與該半導體層和上面的層間薄膜(或如果保護膜形成的話)之間的距離(tover)相同或基本上相同。通過用此方式在半導體器件的中間沉積半導體層，可減少施加於該半導體層上的應力，由此可防止產生裂縫。
在本實施例中描述的是在同一襯底上結合本發明的存儲器件的半導體器件的一個示例。IC標記被取作半導體器件的一個示例，其中存儲器和其它功能電路被結合在同一襯底上。圖8A是IC標記的框圖。IC標記801包括RF電路802、電源電路803、命令控制電路804、時鐘805、擁塞控制電路806、存儲器控制電路807、存儲器808和天線809。這些功能電路在同一絕緣襯底上形成。注意，天線809可在同一襯底上形成或設置在外部，並連接到在同一襯底上形成的端子，因而天線809在示圖中由虛線包圍。
在IC標記801中，除存儲器808之外的所有電路可通過TFT製造步驟形成。當本發明的存儲器件結合在存儲器808中時，所有電路可通過相同的製造步驟來形成。在半導體器件在如本實施例所示的一個襯底上形成的情形中，改進的生產率和成本節約可通過相同製造步驟形成所有電路來實現。
只寫一次存儲器可適當應用於IC標記，因為與條形碼相似，一旦確定之後就不必改變存儲器的數據內容了。用於個別識別和貨物管理的IC標記的安全性可通過防止數據內容被重寫來改進。此外，IC標記應長時期地保存數據；因此，執行寫入數據的不可逆操作的只寫一次存儲器被適當地結合在IC標記中。此外，如果數據應當在使用IC標記期間寫入，則可按需保留可用存儲器。這樣，通過將本發明的存儲器件結合於IC標記中，可提供高安全性和易於使用的產品。
IC標記與在絕緣襯底上形成的半導體器件一起工作。本發明的存儲器件可用作器件的一部分。該情形的一個示例如圖8B所示。比如電飯煲和空調器的家用電器810包括CPU 812、存儲器811、I/O控制器813、以及外部設備814。結合於本電器中的存儲器811是該電器的工作數據在送貨之前就寫入其中的程序ROM。
CPU 812、存儲器811和I/O控制器813一般形成為單個IC；然而，它們可使用TFT在同一絕緣襯底上形成。甚至對於如本實施例所示的電器的一部分，各電路在同一襯底上形成也是非常有利的。例如，當CPU 812、存儲器811和I/O控制器813形成為單個IC時，它們用外部接線彼此連接。同時，當它們在同一襯底上形成時，就不再需要外部接線，從而大大減小了產品的尺寸。此外，連接的步驟和成本也減少了，導致產品的成本節約。
因為寫入存儲器的工作數據不需要在送貨之後重寫，所以只寫一次存儲器適用於電器。此外，數據可容易地重寫，因此數據內容可考慮寫入數據的改變或更新在產品製造的最後階段來確定和寫入。
在本實施方式中描述的是用於減少存儲單元的寫入缺陷的方法。參照示出TFT的俯視圖的圖9A和9C來進行描述。描述將參照示出TFT的橫截面示圖的圖9B、9D和9E進行。TFT包括在絕緣襯底903上形成的半導體薄膜901、半導體薄膜901上的柵絕緣薄膜905、以及在柵絕緣薄膜905上的柵極902。半導體薄膜901具有兩條接線906分別與之連接的高濃度雜質區域904。本發明的存儲器件中的存儲單元具有如圖9A和9B所示的寫入缺陷907。當電壓施加於柵極和半導體薄膜之間時，TFT的三個端子一般彼此絕緣；然而，在一缺陷元件中，半導體薄膜901和柵絕緣薄膜905用作電阻器且三個端子彼此傳導。
作為用於防止這種缺陷元件的一種方法，建議TFT採用具有如圖9C和9D所示的兩個柵極的雙柵結構。缺陷元件隨機地產生，因為它假設是由半導體薄膜或絕緣薄膜中的灰塵引起的。即使當缺陷907在例如圖9E所示的兩個柵極的一個溝道區域中發生時，如果其它溝道區域變成絕緣區域908，則兩條接線906絕緣，因此TFT可被用作正常的存儲單元。具體地，根據所出現的數據，缺陷元件在該時間的約3％上檢測。因為缺陷元件是隨機產生的，所以如果採用了雙柵結構，則其生成可概率地減少到0.1％或以下。
通過應用上述方法，TFT可具有多柵極結構來減少缺陷元件。多柵在此表示TFT中的兩個或多個柵極。隨著TFT中柵極數量的增多，可減少缺陷元件的生成。柵極的數量需要考慮使用存儲器器件的電流消耗或所施加的電壓、存儲單元陣列的面積等來最優化。
隨著存儲器容量的增大，仍然產生缺陷元件。在該情形中，可另外提供類似於當今製造的存儲器件的冗餘電路。或者，通過控制外部電路，作為快閃記憶體可禁止對缺陷元件的存取。
權利要求
1.一種存儲器件，包括在絕緣表面上形成的存儲單元，所述存儲單元包括具有兩個雜質區域的半導體薄膜、柵極、以及連接相應雜質區域的兩條接線，其中通過在所述柵極和所述兩條接線的至少之一之間施加電壓來改變夾在所述存儲單元的兩條接線之間的所述半導體薄膜。
2.如權利要求1所述的存儲器件，其特徵在於，所述存儲器件包括兩個或多個柵極。
3.如權利要求1所述的存儲器件，其特徵在於，通過將電壓施加於所述柵極和所述兩條接線的至少之一之間，所述半導體薄膜變成絕緣狀態。
4.一種存儲器件，包括在絕緣表面上形成的第一存儲單元和第二存儲單元，所述第一存儲單元和第二存儲單元的每一個都包括具有兩個雜質區域的半導體薄膜、柵極、以及連接相應雜質區域的兩條接線，其中所述第一存儲單元包括初始狀態；以及通過在所述柵極和所述兩條接線的至少之一之間施加電壓來改變夾在所述第二存儲單元的兩條接線之間的半導體薄膜。
5.如權利要求4所述的存儲器件，其特徵在於，所述存儲器件包括兩個或多個柵極。
6.如權利要求4所述的存儲器件，其特徵在於，通過將電壓施加於所述柵極和所述兩條接線的至少之一之間，所述半導體薄膜變成絕緣狀態。
7.一種存儲器件，包括在絕緣表面上形成的存儲單元，所述存儲單元包括具有一個或兩個雜質區域的半導體薄膜、電極、以及連接相應雜質區域的兩條接線，其中通過在所述電極和所述兩條接線的至少之一之間施加電壓來改變夾在所述存儲單元的兩條接線之間的所述半導體薄膜。
8.如權利要求7所述的存儲器件，其特徵在於，所述電極夾在所述兩條接線之間。
9.如權利要求7所述的存儲器件，其特徵在於，所述存儲器件包括兩個或多個電極。
10.如權利要求7所述的存儲器件，其特徵在於，通過將電壓施加於所述柵極和所述兩條接線的至少之一之間，所述半導體薄膜變成絕緣狀態。
11.一種存儲器件，包括在絕緣表面上形成的第一存儲單元和第二存儲單元，第一存儲單元和第二存儲單元的每一個都包括具有一個或兩個雜質區域的半導體薄膜、電極、以及連接相應雜質區域的兩條接線，其中所述第一存儲單元具有初始狀態；以及通過在所述電極和所述兩條接線的至少之一之間施加電壓來改變夾在所述第二存儲單元的兩條接線之間的半導體薄膜。
12.如權利要求11所述的存儲器件，其特徵在於，所述電極夾在所述兩條接線之間。
13.如權利要求11所述的存儲器件，其特徵在於，所述存儲器件包括兩個或多個電極。
14.如權利要求11所述的存儲器件，其特徵在於，通過將電壓施加於所述柵極和所述兩條接線的至少之一之間，所述半導體薄膜變成絕緣狀態。
15.一種存儲器件的製造方法，包括以下步驟在絕緣表面上形成島狀半導體薄膜；在所述島狀半導體薄膜上形成柵絕緣薄膜；在所述柵絕緣薄膜上形成柵極；摻雜N型雜質元素且所述柵極用作掩模，由此在所述島狀半導體薄膜中形成N型高濃度雜質區域；在所述柵絕緣薄膜和所述柵極上形成層間薄膜；在所述層間薄膜和連接到所述高濃度雜質區域的接線上形成接觸孔，由此形成存儲單元，以及將電壓施加於所述柵極和所述存儲單元的接線之間，由此將所述島狀半導體薄膜的溝道區域變成絕緣狀態。
16.如權利要求15所述的存儲器件製造方法，其特徵在於，所述存儲器件包括兩個或多個柵極。
全文摘要
提供了一種用於使用和便宜的存儲器件，同時即使當存儲器與其它功能電路在同一襯底上形成時，仍然保持產品規格和生產率。本發明的存儲器件包括在絕緣表面上形成的存儲單元。該存儲單元包括具有兩個雜質區域的半導體薄膜、柵極、以及連接相應雜質區域的兩條接線。通過在柵極和兩條接線的至少之一之間施加電壓這兩條接線彼此絕緣，以改變半導體薄膜的狀態。
文檔編號H01L29/786GK1965408SQ20058001828
公開日2007年5月16日 申請日期2005年5月31日 優先權日2004年6月3日
發明者加藤清, 山口哲司, 淺野悅子, 泉小波 申請人:株式會社半導體能源研究所