Ics數字無線抗幹擾直放站的製作方法
2023-12-02 01:35:41
專利名稱:Ics數字無線抗幹擾直放站的製作方法
技術領域:
本實用新型涉及一種ICS直放站,特別涉及一種ICS數字無線抗幹擾直放站。
背景技術:
隨著中國移動通信網絡的發展,各移動運營商將工作重點逐步的由網絡建設轉移到對網絡的優化。無線直放站的自激問題一直是其在工程應用的軟肋,眾所周知,同頻的輸出信號通常由於收發隔離不完全而洩漏到輸入端,容易造成工作癱瘓,同時無線直放站在工作過程中,需正確估計系統硬體處理時延及空間信道時延。針對上述問題,目前我們所使用的無線直放站還需要作出進一步的改進。
發明內容本實用新型的目的就在於提供一種ICS數字無線抗幹擾直放站,能完全解決上述問題。為了實現上述目的,本實用新型採用的技術方案是這樣的本實用新型的ICS數字無線抗幹擾直放站,包括兩個雙工器、置於兩個雙工器之間的上行鏈路和下行鏈路以及置於上行鏈路和下行鏈路之間的DSP處理器、低噪聲放大器、變頻器、發射模塊、DDC模塊、DUC模塊、信號產生模塊、模數轉換器、數模轉換器及接收模塊,上行鏈路輸出端與DSP處理器輸入端相連、DSP處理器輸出端與低噪聲放大器輸入端相連、低噪聲放大器輸出端與變頻器輸入端相連、變頻器輸出端與發射模塊輸入端相連、發射模塊輸出端與DDC模塊輸入端相連、DDC模塊輸出端與DUC模塊輸入端相連、DUC模塊輸出端與信號產生模塊輸入端相連、信號產生模塊輸出端與模數轉換器輸入端相連、模數轉換器輸出端與數模轉換器輸入端相連、數模轉換器輸出端與接收模塊輸入端相連、接收模塊輸出端與下行鏈路輸入端相連。與現有技術相比,本實用新型的優點在於本實用新型的ICS數字無線抗幹擾直放站,能正確有效的估計信號時延,避免出現失誤,同時可有效消除同頻自激和幹擾,避免工作站造成癱瘓的情況,且成本低,穩定性好。
圖I為本實用新型的結構示意圖。
具體實施方式
下面將結合附圖對本實用新型作進一步說明。參見圖1,本實用新型的ICS數字無線抗幹擾直放站,包括兩個雙工器、置於兩個雙工器之間的上行鏈路和下行鏈路以及置於上行鏈路和下行鏈路之間的DSP處理器、低噪聲放大器、變頻器、發射模塊、DDC模塊、DUC模塊、信號產生模塊、模數轉換器、數模轉換器及接收模塊,上行鏈路輸出端與DSP處理器輸入端相連、DSP處理器輸出端與低噪聲放大器輸入端相連、低噪聲放大器輸出端與變頻器輸入端相連、變頻器輸出端與發射模塊輸入端相連、發射模塊輸出端與DDC模塊輸入端相連、DDC模塊輸出端與DUC模塊輸入端相連、DUC模塊輸出端與信號產生模塊輸入端相連、信號產生模塊輸出端與模數轉換器輸入端相連、模數轉換器輸出端與數模轉換器輸入端相連、數模轉換器輸出端與接收模塊輸入端相連、接收模塊輸出端與下行鏈路輸入端相連。本實用新型能正確有效的估計信號時延,避免出現失誤,同時可有效消除同頻自激和幹擾,提高系統增益,增家覆蓋範圍,避免工作站造成癱瘓的情況,通過數字處理,採用低噪聲放大器,能在一定程度上降 低設備引入噪聲,採用模塊設計,易於安裝、維護及控制,跟蹤速度快,且成本低,穩定性好。信號產生的信號要求具有良好的自相關性和積極的互相關性,基於這一點,本實用新型可有效做到。
權利要求1. 一種ICS數字無線抗幹擾直放站,其特徵在於包括兩個雙工器、置於兩個雙工器之間的上行鏈路和下行鏈路以及置於上行鏈路和下行鏈路之間的DSP處理器、低噪聲放大器、變頻器、發射模塊、DDC模塊、DUC模塊、信號產生模塊、模數轉換器、數模轉換器及接收模塊,上行鏈路輸出端與DSP處理器輸入端相連、DSP處理器輸出端與低噪聲放大器輸入端相連、低噪聲放大器輸出端與變頻器輸入端相連、變頻器輸出端與發射模塊輸入端相連、發射模塊輸出端與DDC模塊輸入端相連、DDC模塊輸出端與DUC模塊輸入端相連、DUC模塊輸出端與信號產生模塊輸入端相連、信號產生模塊輸出端與模數轉換器輸入端相連、模數轉換器輸出端與數模轉換器輸入端相連、數模轉換器輸出端與接收模塊輸入端相連、接收模塊輸出端與下行鏈路輸入端相連。
專利摘要本實用新型公開了一種ICS數字無線抗幹擾直放站,包括兩個雙工器、置於兩個雙工器之間的上行鏈路和下行鏈路以及置於上行鏈路和下行鏈路之間的DSP處理器、低噪聲放大器、變頻器、發射模塊、DDC模塊、DUC模塊、信號產生模塊、模數轉換器、數模轉換器及接收模塊。本實用新型能正確估計信號時延,同時可消除同頻自激和幹擾,且成本低,穩定性好。
文檔編號H04B7/155GK202385100SQ20112044099
公開日2012年8月15日 申請日期2011年11月9日 優先權日2011年11月9日
發明者張波 申請人:成都福蘭特電子技術有限公司