溝槽電容結構的製作方法

2023-12-01 12:41:11

專利名稱：溝槽電容結構的製作方法
技術領域：
本發明涉及一種溝槽電容結構的製作方法，特別是涉及一種具有淺溝隔 離及邏輯工藝兼容的製作溝槽電容的方法，且能增加有效電容面積。
背景技術：
隨著各種電子產品朝小型化發展的趨勢，DRAM元件的設計也必須符合 高集成度、高密度的要求，而溝槽電容DRAM元件結構即為業界所廣泛採 用的高密度DRAM架構之一，其在半導體基材中蝕刻出深溝槽並於其內製 成溝槽電容，因而可有效縮小存儲單元的尺寸，妥善利用晶片空間。
請參閱圖1至圖4，圖1至圖4為現有製作溝槽電容淺溝隔離的剖面示 意圖。如圖l所示，半導體晶片10分為邏輯區域(logic area)16以及存儲陣 列區域(memory array area)14。圖1中半導體晶片10的存儲陣列區域14內已 製作有多個深溝槽電容結構18。 一般，深溝槽電容結構18的製作先在矽基 底12中通過硬屏蔽(hard mask)20蝕刻出深溝槽開口 (圖未示)，然後於開口內 形成電容上電極(圖未示)、電容介電層22、以及電容下電極(stomgenode)24。
接著，如圖2所示，於屏蔽層20上沉積一底部抗反射層(BARC)26,然 後於底部抗反射層26上塗布一光致抗蝕劑層，隨後並將光致抗蝕劑層以現 有黃光工藝加以光刻成像，並加以烘烤後形成定義有存儲陣列區域(memory array area)14的淺溝隔離圖案開口 30以及定義有邏輯區域16淺溝隔離圖案 開口 32的光致抗蝕劑屏蔽28。
如圖3所示，然後進行一等離子體幹蝕刻工藝，利用光致抗蝕劑屏蔽28 作為蝕刻屏蔽，經由淺溝隔離圖案開口 30向下蝕刻底部抗反射層26、硬屏 蔽20、矽基底12、 一部份的電容下電極24以及一部份的電容介電層22，形 成絕緣淺溝34。同時，經由淺溝隔離圖案開口 30向下蝕刻底部抗反射層26、硬屏蔽20以及矽基底12，以於邏輯區域12內形成絕緣淺溝36，隨後去除 光致抗蝕劑屏蔽28以及底部抗反射層26。
最後，如圖4所示，於絕緣淺溝34以及絕緣淺溝36內填入溝槽絕緣材 料38,並加以平坦化，即完成現有溝槽電容淺溝隔離的製作。
然而，上述現有溝槽電容淺溝隔離的製作方法仍存有許多缺點，由於深 溝槽電容結構18較為複雜，因此在進行STI蝕刻時，蝕刻等離子體的成分 亦較為複雜而不易控制。這是因為形成絕緣淺溝34，需經由淺溝隔離圖案開 口 30向下蝕刻底部抗反射層26、硬屏蔽20、矽基底12、 一部份的電容下電 極24以及一部份的電容介電層22，再者導致較差的臨界尺寸(critical dimension, CD)均勻度以及在疏/密(iso/dense)圖案間的CD偏差。因此，現 有溝槽電容淺溝隔離的製作方法在進行STI蝕刻時與邏輯工藝的兼容性較 低。

發明內容
因此本發明的主要目的在於提供一種溝槽電容與其製作方法，可提高 STI蝕刻時與邏輯工藝的兼容性以及增加有效電容面積，並解決上述現有技 藝的問題。
根據本發明的權利要求，揭露一種製作溝槽電容的方法。上述方法包括 下列步驟
提供一基底，且該基底的表面定義有一存儲陣列區域以及一邏輯區域； 進行一淺溝隔離工藝，於該存儲陣列區域以及該邏輯區域中的該基底上
形成至少一淺溝隔離；
於該基底以及該淺溝隔離的表面形成一圖案化的屏蔽層，且該屏蔽層暴
露出該存儲陣列區域內的部分該淺溝隔離以及該淺溝隔離周邊的該基底；以
及
蝕刻該存儲陣列區域內未被該屏蔽層覆蓋的該基底以及部分該淺溝隔 離，以於該基底內形成多個深溝槽。
根據本發明的權利要求，還揭露一種製作溝槽電容的方法。上述方法包 括下列步驟
提供一基底，且該基底的表面定義有一存儲陣列區域以及一邏輯區域； 依序沉積一氧化層以及一 氮矽層於該基底上；進行一 淺溝隔離工藝，於該存儲陣列區域以及該邏輯區域中的該氧化
層、該氮矽層以及部分該基底中形成至少一淺溝隔離；
於該氮矽層以及該淺溝隔離的表面形成一 圖案化的屏蔽層，且該圖案化
的屏蔽層暴露出該存儲陣列區域內的該氮矽層與該淺溝隔離的周邊；以及
蝕刻該存儲陣列區域內未被該屏蔽層覆蓋的該氮矽層以及該淺溝隔離 的周邊，以於該基底內形成多個深溝槽，且各該深溝槽與該淺溝隔離接觸部 分具有一垂直狀的內壁，而其未與該淺溝隔離接觸部分則具有一 圓弧狀的內壁。
根據本發明的權利要求，還揭露一種溝槽電容，其包括 一基底；
一淺溝隔離，位於該基底中；
多個深溝槽，位於該淺溝隔離的周圍，且各該深溝槽與該淺溝隔離接觸 部分具有一垂直狀的內壁，而其未與該淺溝隔離接觸部分則具有一圓弧狀的 內壁，其中該圖弧狀的內壁可增加有效電容面積；以及
多個電容結構，分別位於各該深溝槽之內。
由於本發明的製作溝槽電容的方法，為先製作淺溝隔離，再製作溝槽電 容，因此不但排除了現有技術進行淺溝隔離蝕刻時，因溝槽電容結構複雜而 導致蝕刻後的臨界尺寸均勻度以及在疏/密圖案間的臨界尺寸偏差，同時亦可 進一步提升溝槽電容結構與邏輯工藝兼容以及有效電容面積，以增加產率與 品質來降低製作成本。
為了進一步了解本發明的特徵及技術內容，請參閱以下有關本發明的詳 細說明與附圖。然而附圖4又供參考與輔助說明用，並非用來對本發明加以限 制。


圖1至圖4為現有製作溝槽電容淺溝隔離的剖面示意圖。 圖5至圖8為本發明優選實施例製作溝槽電容的方法示意圖。 圖9為本發明與現有技術的有效電容面積示意圖。 簡單符號說明
10半導體晶片 12基底
14存儲陣列區域 16邏輯區域18深溝槽電容結構20硬屏蔽
22電容介電層24電容下電^L
26底部抗反射層28光致抗蝕劑屏蔽
30開口32開口
34絕緣淺溝36絕緣淺溝
38絕緣材料50半導體晶片
52基底54邏輯區域
56存儲陣列區域58氧化層
60氮矽層62淺溝隔離
64淺溝隔離66絕緣材料
68硬屏蔽層69底部反射層
70光致抗蝕劑層72開口
74溝槽電容結構76電容下電^L
77電容介電層78電容上電極
有效電容面積b有歲丈電容面禾口具體實施例方式
為了更進一步了解本發明的特徵及技術內容，請參閱以下有關本發明的 詳細說明與附圖。然而附圖僅供參考與輔助說明用，並非用來對本發明加以限制。
請參考圖5至圖8，圖5至圖8為本發明製作溝槽電容的方法示意圖。 如圖5所示，本發明提供一半導體晶片50，定義一邏輯區域54以及一存儲 陣列區域56，並分別於存儲陣列區域56內製作多個淺溝隔離62以及邏輯區 域54內製作多個淺溝隔離64。其中，淺溝隔離62、 64的製作為先在基底 52,例如矽基底、氧化層58及氮矽層60中通過屏蔽層(圖未示)蝕刻出多個 淺溝隔離62、 64,然後於淺溝隔離62、 64內填入絕緣材料66，例如氧化矽， 並加以平坦化所形成。
接著，如圖6所示，於氮矽層60以及淺溝隔離62、 64上形成一圖案化 的屏蔽層，例如一光致抗蝕劑層70。此外，本發明於光致抗蝕劑層70以及 氮矽層60之間還形成有一硬屏蔽層68，並選擇性使用一底部抗反射層69 及/或其它材料層，以形成一複合性的屏蔽材料層，且包含硬屏蔽層68及底部抗反射層69在內的複合性的屏蔽材料層均已圖案化，以於氮矽層60以及 淺溝隔離62表面定義出多個深溝槽位置。其中，硬屏蔽層68的材料可以為 介電材料、二氧化矽、氮化矽、氮氧化矽、磷矽玻璃、硼磷矽玻璃、矽氧化 物或碳化物。另外值得說明的是，用以定義深溝槽的屏蔽並限於上述作法， 而可依效果作適當變更。
隨後，如圖7所示，進行一蝕刻工藝，將未被光致抗蝕劑層70覆蓋住 的存儲陣列區域56內的淺溝隔離62以及氮矽層60、氧化層58以及基底52 蝕除，以形成深溝槽開口72。其中，殘留未被蝕刻的淺溝隔離62介於二相 鄰的深溝槽開口 72之間，且未被蝕刻的淺溝隔離62的側邊緊鄰二相鄰深溝 槽開口 72的垂直側邊。值得說明的是，由於深溝槽開口 72於淺溝隔離62 形成後才加以製作，因此在進行蝕刻工藝時由於淺溝隔離62、基底52與氮 矽層60的蝕刻選擇比有所差異，因此各深溝槽開口 72與淺溝隔離62接觸 部分具有垂直狀的內壁，而其未與淺溝隔離接觸部分則具有圓弧狀的內壁， 藉此圖弧狀的內壁可增加有效電容面積。隨後，去除光致抗蝕劑層70、底部 抗反射層69與硬屏蔽層68。
最後，如圖8所示，於深溝槽開口 72內製作溝槽電容結構74。首先， 利用砷矽玻璃(ASG)擴散技術、離子注入或斜角離子注入等摻雜工藝，於深 溝槽開口 72內的內壁及底部的基底52形成擴散區域，作為電容下電極76， 接著於深溝槽開口 72內的內壁及底部形成電容介電層77,最後在於深溝槽 開口 72內填入一導電材料(圖未示)，例如多晶矽，並利用一化學機械研磨工 藝，利用氮矽層60作為研磨停止層並將導電材料平坦化至氮矽層60表面以 形成電容上電極78。其中，於本實施例中，深溝槽電容結構74的電容介電 層76為氧化/氮化/氧化介電層，但其它常作為電容介電層的單一材料或複合 材料亦可選用。
另外，請參考圖9，其為本發明與現有技術的有效電容面積示意圖。如 圖9所示，由於本發明先於基底52的存儲陣列區域56以及邏輯區域54制 作淺溝隔離62、 64後，再於存儲陣列區域內56製作溝槽電容結構74,因此 淺溝隔離62並不會覆蓋住溝槽電容結構74，提升了本發明的有效電容面積 a;反之，現有技術中的有效電容面積b，因為先製作溝槽電容結構18後， 再製作淺溝隔離34，反而造成淺溝隔離34覆蓋部分區域的溝槽電容結構18, 並減少有效電容面積b。綜合上述，本發明製作溝槽電容的方法，為先於基底的存儲陣列區域以 及邏輯區域作淺溝隔離後，再進行溝槽電容結構的製作，相較於現有技術有
以下的優點
(1) 本發明製作溝槽電容的方法，由於先製作了淺溝隔離後，再進 行存儲陣列區域的後續工藝，因此邏輯區域的淺溝隔離，不會受存儲陣列區 域後續工藝影響，以保持邏輯區域中的淺溝隔離有優選的輪廓。
(2) 本發明製作溝槽電容的方法，可以避免先前技術中所述，在同 時間進行存儲陣列區域以及邏輯區域的淺溝隔離工藝時，因不同材料層有不 同的蝕刻比，例如高分子層/氧化層/氮矽層，因此針對不同材料層需要不同 蝕刻率，反而導致較差的臨界尺寸均勻度以及在疏/密圖案間的臨界尺寸偏 差，進一步影響電性，降低溝槽電容結構與邏輯工藝的兼容性，因此本發明 解決現有問題，並且增加產率與品質來降低製作成本。
(3) 本發明製作溝槽電容的方法，因為先進行淺溝隔離工藝，再制 作溝槽電容結構，所以淺溝隔離並不會覆蓋住部分的溝槽電容結構，因此提 升了約5% ~ 15%的有效電容面積。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變 化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1. 一種製作溝槽電容的方法，該方法包括提供一基底，且該基底的表面定義有一存儲陣列區域以及一邏輯區域；進行一淺溝隔離工藝，於該存儲陣列區域以及該邏輯區域中的該基底上形成至少一淺溝隔離；於該基底以及該淺溝隔離的表面形成一圖案化的屏蔽層，且該屏蔽層暴露出該存儲陣列區域內的部分該淺溝隔離以及該淺溝隔離周邊的該基底；以及蝕刻該存儲陣列區域內未被該屏蔽層覆蓋的該基底以及部分該淺溝隔離，以於該基底內形成多個深溝槽。
2. 如權利要求1所述的製作溝槽電容的方法，還包括於形成該淺溝隔 離之前，先於該基底的表面形成氧化層以及氮矽層。
3. 如權利要求1所述的製作溝槽電容的方法，其中該屏蔽層包括一光 致抗蝕劑層。
4. 如權利要求1所述的製作溝槽電容的方法，其中該屏蔽層包括一硬 屏蔽層、 一底部抗反射層設於該硬屏蔽層上以及一光致抗蝕劑層設於該底部 抗反射層上。
5. 如權利要求4所述的製作溝槽電容的方法，其中該硬屏蔽層選自下 列材料中的至少一種介電材料、二氧化矽、氮化矽、氮氧化矽、磷矽玻璃、 硼磷矽玻璃、矽氧化物或碳化物。
6. 如權利要求1所述的製作溝槽電容的方法，還包括於形成該等深溝 槽後，於各該深溝槽內形成一電容下電極、 一電容介電層與一電容上電極的 步驟。
7. 如權利要求6所述的製作溝槽電容的方法，其中該電容介電層包括 一氧化/氮化/氧化介電層。
8. —種製作溝槽電容的方法，該方法包括提供一基底，且該基底的表面定義有一存儲陣列區域以及一邏輯區域； 依序沉積一氧化層以及一 氮石圭層於該基底上；進行一淺溝隔離工藝，於該存儲陣列區域以及該邏輯區域中的該氧化 層、該氮矽層以及部分該基底中形成至少一淺溝隔離；於該氮矽層以及該淺溝隔離的表面形成 一 圖案化的屏蔽層，且該圖案化的屏蔽層暴露出該存儲陣列區域內的部分該氮矽層與部分該淺溝隔離；以及 蝕刻該存儲陣列區域內未被該屏蔽層覆蓋的該氮矽層以及該淺溝隔離， 以於該基底內形成多個深溝槽，且各該深溝槽與該淺溝隔離接觸部分具有一 垂直狀的內壁。
9. 如權利要求8所述的製作溝槽電容的方法，其中該屏蔽層包括一光 致抗蝕劑層。
10. 如權利要求8所述的製作溝槽電容的方法，其中該屏蔽層包括一硬 屏蔽層、 一底部抗反射層設於該硬屏蔽層上以及一光致抗蝕劑層設於該底部 抗反射層上。
11. 如權利要求IO所述的製作溝槽電容的方法，其中該硬屏蔽層選自 下列材料中的至少一種介電材料、二氧化矽、氮化矽、氮氧化矽、磷矽玻 璃、硼磷矽玻璃、矽氧化物或碳化物。
12. 如權利要求8所述的製作溝槽電容的方法，還包括於形成該等深溝 槽後，於各該深溝槽內形成一電容下電極、 一電容介電層與一電容上電極的 步驟。
13. 如權利要求12所述的製作溝槽電容的方法，其中該深溝槽電容結 構的電容介電層為氧化/氮化/氧化介電層。
全文摘要
本發明提供一種溝槽電容結構的製作方法。上述方法包括提供一基底，其表面定義有一存儲陣列區域以及一邏輯區域，進行一淺溝隔離工藝，於存儲陣列區域以及邏輯區域中的基底上形成至少一淺溝隔離，並於基底以及淺溝隔離的表面形成一圖案化的屏蔽層，曝露出存儲陣列區域內的部分淺溝隔離以及淺溝隔離周邊的該基底，接著蝕刻存儲陣列區域內未被屏蔽層覆蓋的基底，以於基底內形成多個深溝槽。
文檔編號H01L21/70GK101521176SQ20091000583
公開日2009年9月2日 申請日期2005年9月20日 優先權日2005年9月20日
發明者蘇怡男 申請人:聯華電子股份有限公司