應變矽半導體結構的製作方法

2023-11-30 14:13:01 2

專利名稱：應變矽半導體結構的製作方法
技術領域：
本發明涉及一種應變矽半導體結構，且特別是涉及一種可使得位於高密度區的電晶體的溝道應變值大於位於低密度區的電晶體的溝道應變值的半導體結構。
背景技術：
隨著集成電路變得更小且更快，現今採用應變矽(strained-silicon)」技術，來增加載流子的移動率，以提升電晶體速度。為了增加載流子移動率，已知可形成一個應力的矽溝道，應力能增加電子團和空穴團的移動率，使得電晶體能透過應力溝道來增強效能，此技術可在柵極長度不變的情況下來改進電晶體速度效能，而不須增加電路製造或設計的複雜度。
舉例而言，目前形成應力的矽溝道的方法之一即結合選擇性外延成長(SEG)技術，在基底形成晶格排列與基底相同的外延層，如矽鍺(SiGe)層，並利用矽鍺的晶格常數 (lattice constant)比矽大此特性，使外延矽鍺層產生結構上的應變而形成應變矽，並帶動溝道區部分的晶格發生改變以產生應力，進而改變能帶結構(band structure) 0外延層的形成方法通常是先於柵極結構兩側的基底中形成凹槽，然後利用外延工藝形成矽鍺層或是碳化矽層於凹槽中作為源/漏極。
然而，由於集成電路上的元件配置可分為低密度區和高密度區，在形成外延層所需的凹槽時，利用同一步驟蝕刻基底形成，因此造成低密度區和高密度區內的凹槽大小會不相同，而且凹槽大小不固定，之後於凹槽中形成外延層之後，會使得在低密度區和高密度區內的柵極下方的溝道的應變值不一致，因而造成低密度區和高密度區內的元件表現難以控制。發明內容
有鑑於此，本發明提供一種應變矽半導體結構，其可以有效控制低密度區和高密度區內的柵極下方的溝道的應變值。
根據本發明的優選實施例，一種應變矽半導體結構，包含基底具有上表面，第一電晶體設於基底，第一電晶體包含第一柵極結構設於上表面，二第一源極/漏極分別位於第一柵極結構兩側的基底中，其中各個第一源極/漏極和第一柵極結構之間分別定義有第一源極/漏極至柵極距離，並且各個第一源極/漏極具有應力以及第一溝道位於第一柵極結構下方的基底中，第二電晶體設於基底，第二電晶體包含第二柵極結構設於上表面，二第二源極/漏極分別位於第二柵極結構兩側的基底中，其中各個第二源極/漏極和第二柵極結構之間分別定義有第二源極/漏極至柵極距離，並且各個第二源極/漏極具有應力，第一源極/漏極至柵極距離小於第二源極/漏極至柵極距離以及第二溝道位於第二柵極結構下方的基底中，第一溝道的應變值大於第二溝道的應變值。
根據本發明的另一優選實施例，一種應變矽半導體結構包含基底具有上表面，第一電晶體設於基底以及第二電晶體設於基底，其中第一電晶體的第一源極/漏極的截面形狀相異於第二電晶體的第二源極/漏極的截面形狀。
本發明的低密度區中的電晶體的源極/漏極至柵極距離和高密度區中的電晶體的源極/漏極至柵極距離不同，可使得低密度區中的電晶體的溝道應變值較小，而高密度區中的電晶體的溝道應變值較大，通過分別控制低密度區和高密度區內的溝道應變值，可使得應變矽半導體結構整體發揮更好的效能。


圖1至圖5為根據本發明的第一優選實施例所繪示的應變矽半導體結構的製作方法。
圖6至圖9為根據本發明的第二優選實施例所繪示的應變矽半導體結構的製作方法。
圖10所繪示的是根據前述第一優選實施例中的應變矽半導體結構的製作方法所製作的應變矽半導體結構的立體示意圖。
圖11所繪示的是根據前述第二優選實施例中的應變矽半導體結構的製作方法所製作的應變矽半導體結構的立體示意圖。
附圖標記說明
10基底12 水平方向
14垂 [方向16第一柵極結構
18第二柵極結構20犧牲間隙壁材料,
22第--柵極24第一柵極介電層
23,25間隙〗壁26第二柵極
28第二柵極介電層30,130掩模層
32,34犧牲間隙壁36第一幹蝕刻凹槽
38第二幹蝕刻凹槽40第一多邊形凹槽
42第二多邊形凹槽48第一外延層
50第二外延層52第一源極/漏極
54第二源極/漏極56第一電晶體
58第二電晶體60第一溝道
62第二溝道64,68接觸區域
66第—-開口70第二開口
100應變矽半導體結構1000低密度區
2000高密度區具體實施方式
圖1至圖5為根據本發明的第一優選實施例所繪示的應變矽半導體結構的製作方法。
如圖1所示，首先提供基底10劃分為低密度區1000和高密度區2000，基底10可以為矽基底，水平方向12與基底10表面平行，垂直方向14與基底10表面垂直。多個第一柵極結構16設於低密度區1000，多個第二柵極結構18設於高密度區2000。各個第一柵極結構16之間的最短距離較各個第二柵極結構18之間的最短距離大。第一柵極結構16包含第一柵極22和第一柵極介電層M設於基底10表面和第一柵極22之間，間隙壁23設於第一柵極結構16的周圍；第二柵極結構18包含第二柵極沈和第二柵極介電層觀設於基底10表面和第二柵極沈之間，間隙壁25設於第二柵極結構18的周圍。犧牲間隙壁材料層20順應地覆蓋各個第一柵極結構16、第二柵極結構18和間隙壁23、25。
接著，以掩模層30全面覆蓋高密度區2000內的犧牲間隙壁材料層20，曝露出低密度區1000內的犧牲間隙壁材料層20。然後利用幹蝕刻薄化低密度區1000內的犧牲間隙壁材料層20，之後如圖2所示，移除掩模層30。
如圖3所示，幹蝕刻犧牲間隙壁材料層20分別形成犧牲間隙壁32、34於間隙壁 23,25的周圍，值得注意的是由於在前面步驟薄化了低密度區1000內的犧牲間隙壁材料層30，因此，第一柵極結構16上的犧牲間隙壁32的厚度較第二柵極結構18上的犧牲間隙壁34的厚度來得小，接著以犧牲間隙壁32、34為掩模，以六氟化硫為主(SF6-baSe)的蝕刻劑或是以三氟化氮為主(NFfbase)的蝕刻劑，主要以水平方向12蝕刻基底10，在蝕刻過程中蝕刻劑會同時向水平方向12和垂直方向14蝕刻，但是水平方向12的蝕刻速率較垂直方向14快很多。然後，可以選擇性地再以幹蝕刻以垂直方向14蝕刻基底10，至此基底10的低密度區1000內形成多個第一幹蝕刻凹槽36，並且高密度區2000內形成多個第二幹蝕刻凹槽38。
如圖4所示，進行溼蝕刻，以氨水為主(NH40H-baSe)的蝕刻劑或是以氫氧化四甲基銨為主(TMAH-base)的蝕刻劑，氫氧化四甲基銨為主(TMAH-base)的蝕刻劑的優選濃度小於2.5%，蝕刻劑沿著基底10結晶面[110]和[111]的方向蝕刻第一和第二幹蝕刻凹槽 36、38，分別在低密度區1000和高密度區2000內形成多個第一多邊形凹槽40和多個第二多邊形凹槽42。
接著，如圖5所示，移除犧牲間隙壁32、34。根據不同的實施例，犧牲間隙壁32、34 亦可以保留下來作為間隙壁，在下文中以移除犧牲間隙壁32、34的實施例接續說明。
然後，利用外延工藝，在第一和第二多邊形凹槽40、42中分別形成第一外延層48 和第二外延層50，第一外延層48和第二外延層50的上表面優選是高於基底10表面，以更增強其應力。後續再對第一外延層48和第二外延層50進行離子注入工藝，以在第一柵極結構16兩側的基底10中分別形成第一源極/漏極52以完成第一電晶體56，在第二柵極結構58兩側的基底10中分別形成第二源極/漏極M以完成第二電晶體58。至此，本發明的第一優選實施例中的應變矽半導體結構100業已完成。值得注意的是第一源極/漏極 52和第一柵極結構16之間具有第一源極/漏極至柵極距離L1,而第二源極/漏極M和第二柵極結構18之間具有第二源極/漏極至柵極距離L2,並且第一源極/漏極至柵極距離L1 小於第二源極/漏極至柵極距離L2。
圖6至圖9為根據本發明的第二優選實施例所繪示的應變矽半導體結構的製作方法，其中具有相同功能的元件將以相同的符號標示。第一優選實施例和第二優選實施例的相異之處在於第二優選實施例中先製作第一電晶體的凹槽再製作第二電晶體的凹槽。第二優選實施例中，製作第一電晶體的凹槽的方式和第一優選實施例中製作第一電晶體的凹槽的方式相同。
以下將第一電晶體的凹槽製作方式簡述如下如圖6所示，首先提供基底10劃分為低密度區1000和高密度區2000，水平方向12與基底10表面平行，垂直方向14與基底 10表面垂直。第一柵極結構16設於低密度區1000，第二柵極結構18設於高密度區2000， 犧牲間隙壁材料層20順應地覆蓋第一柵極結構16和第二柵極結構18。接著，以掩模層30 全面覆蓋高密度區2000，曝露出低密度區1000內的犧牲間隙壁材料層20。然後利用幹蝕刻低密度區1000內的犧牲間隙壁材料層20以形成犧牲間隙壁32於第一柵極結構16的間隙壁23上，之後再以溼蝕刻，在第一柵極結構16兩側分別形成第一多邊形凹槽40，第一多邊形凹槽40沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，但優選為類鑽石形。 詳細的幹蝕刻和溼蝕刻步驟，請參閱圖3和圖4中的說明。
接著下列圖7至圖8說明製作第二電晶體的凹槽的步驟，如圖7所示，移除掩模層 30，另外形成掩模層130覆蓋低密度區1000，曝露出高密度區2000內的犧牲間隙壁材料層 20，利用幹蝕刻蝕刻犧牲間隙壁材料層20以形成犧牲間隙壁34於第二柵極結構18的間隙壁25上，接著以犧牲間隙壁34為掩模，繼續向垂直方向14幹蝕刻基底10，在第二柵極結構 18兩側的基底10中分別形成第二多邊形凹槽42，第二多邊形凹槽42沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，但優選為類U形。
如圖9所示，接著，移除犧牲間隙壁32、34。根據不同的實施例，犧牲間隙壁32、 34亦可以保留下來作為間隙壁，在下文中以移除犧牲間隙壁32、34的實施例接續說明。然後利用外延工藝，在第一和第二多邊形凹槽40、42中分別形成第一外延層48和第二外延層 50。
後續再對第一外延層48和第二外延層50進行離子注入工藝，以在第一柵極結構 16兩側的基底10中分別形成第一源極/漏極52以完成第一電晶體56，在第二柵極結構18 兩側的基底10中分別形成第二源極/漏極M以完成第二電晶體58。至此，本發明的第二優選實施例中的應變矽半導體結構100業已完成。值得注意的是第一源極/漏極52和第一柵極結構16之間具有第一源極/漏極至柵極距離L1,而第二源極/漏極M和第二柵極結構18之間具有第二源極/漏極至柵極距離L2,並且第一源極/漏極至柵極距離L1小於第二源極/漏極至柵極距離L2。
圖10所繪示的是根據前述第一優選實施例中的應變矽半導體結構的製作方法所製作的應變矽半導體結構的立體示意圖，其中相同功能的元件將以相同的符號標示。如圖 10所示，應變矽半導體結構100包含基底10具有上表面，基底10劃分為低密度區1000和高密度區2000，基底10可以為矽基底，水平方向12與基底10表面平行，垂直方向14與基底10表面垂直，第一電晶體56設於低密度區1000並且第二電晶體58設於高密度區2000， 第一電晶體56包含第一柵極結構16設於基底10的上表面，第一柵極結構16包含第一柵極22和設於基底10表面和第一柵極之間的第一柵極介電層24，二第一源極/漏極52分別位於第一柵極結構16兩側的基底10中，第一源極/漏極52和第一柵極結構16之間分別定義有第一源極/漏極至柵極距離L1，並且各個第一源極/漏極52皆具有應力以及第一溝道60位於該第一柵極結構16下方的基底10中，值得注意的是第一柵極結構16上設有間隙壁23，間隙壁23和基底10的上表面間有接觸區域64具有第一寬度W1，此第一寬度W1 等於第一源極/漏極至柵極距離Lp另外，第一源極/漏極52包含第一多邊形凹槽40位於第一柵極結構16 —側的基底10中，第一多邊形凹槽40具有第一開口 66，第一距離D1為第一開口 66側壁至第一柵極結構16之間的最短距離，換句話說第一寬度W1等於第一距離D10
此外，第一外延層48填滿第一多邊形凹槽40，第一外延層48優選為矽鍺外延，因此，第一外延層48提供了第一溝道60應力值使得第一溝道60產生應變。
第二電晶體58包含第二柵極結構18設於基底10的上表面，第二柵極結構18包含第二柵極26和第二柵極介電層觀設於基底10表面和第二柵極沈之間，二第二源極/ 漏極M分別位於第二柵極結構18兩側的基底10中，第二源極/漏極M和第二柵極結構 18之間分別定義有第二源極/漏極至柵極距離L2,並且各個第二源極/漏極M皆具有應力。第二溝道62位於第二柵極結構18下方的基底10中，值得注意的是第二柵極結構18 上設有間隙壁25，間隙壁25和基底10之間有接觸區域68具有第二寬度W2，此第二寬度W2 等於第二源極/漏極至柵極距離L2。另外，第二源極/漏極M包含第二多邊形凹槽42位於第二柵極結構18 —側的基底10中，第二多邊形凹槽42具有第二開口 70，第二距離D2為第二開口 70至第二柵極結構18之間的最短距離，換句話說上述的第二寬度W2即是第二距1 Dg ο
此外，第二外延層50填滿第二多邊形凹槽42，因此，第二外延層50提供了第二溝道62應力值使得第二溝道62產生應變，第二外延層50優選為矽鍺。
值得注意的是本發明的應變矽半導體結構100中的第一源極/漏極至柵極距離 L1小於第二源極/漏極至柵極距離L2,也就是說第一距離D1比第二距離&小，第一寬度W1 小於第二寬度W2,如此會使得第一外延層48和第一溝道的60間的距離比第二外延層50和第二溝道62之間的距離小，至使第一溝道60的應變大於第二溝道62。
再者，第一源極/漏極52沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U 形，在本實施例中優選為類鑽石形。同樣地第二源極/漏極M向垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，在本實施例中優選亦為類鑽石形。
另外，第一電晶體56可以為邏輯元件、存儲器元件或輸出輸入元件，在本實施例中優選為邏輯元件，例如PM0S。第二電晶體58可以為邏輯元件、存儲器元件或輸出輸入元件，在於本實施例中優選為存儲器元件，例如靜態隨機存儲器(SRAM)。
圖11所繪示的是根據前述第二優選實施例中的應變矽半導體結構的製作方法所製作的應變矽半導體結構的立體示意圖，其中相同的元件將以相同的符號標示。第二優選實施例中的應變矽半導體結構和第一優選實施例中的應變矽半導體結構的不同之處在於第一多邊形凹槽和第二多邊形凹槽的形狀相異，其餘元件位置和功能皆與第一實施例中的應變矽半導體結構相同。
如圖11所示，應變矽半導體結構100包含基底10具有上表面，水平方向12平行於基底10的上表面，垂直方向14垂直於基底10的上表面。
第一電晶體56設於低密度區1000，第二電晶體58設於高密度區2000，第一電晶體56包含第一柵極結構16、二第一源極/漏極52和第一溝道60，各個第一源極/漏極52 和第一柵極結構16之間定義有第一源極/漏極至柵極距離Lp
此外，第一源極/漏極52包含第一多邊形凹槽40位於第一柵極結構16 —側的基底10中，第一多邊形凹槽40具有第一開口 66，第一開口 66至第一柵極結構16之間的最短距離定義為第一距離D1,因此，就結構上來看，第一源極/漏極至柵極距離L1即是第一距離 Dp此外，第一外延層48填滿第一多邊形凹槽40，並且提供第一溝道60應力值使得第一溝道60產生應變。
第二電晶體58包含第二柵極結構18、二第二源極/漏極M和第二溝道62，各個第二源極/漏極M和第二柵極結構18之間分別定義有第二源極/漏極至柵極距離L2。另外，第二源極/漏極M包含第二多邊形凹槽42位於第二柵極結構18 —側的基底中10，第二多邊形凹槽42具有第二開口 70，第二距離&為第二開口至第二柵極結構18之間的最短距離，就結構上來看第二源極/漏極至柵極距離L2即是第二距離D2。
此外，第二外延層50填滿第二多邊形凹槽42以提供第二溝道62應力值使得第二溝道62產生應變。值得注意的是第一源極/漏極至柵極距離L1小於該第二源極/漏極至柵極距離L2,也就是說第一距離D1比第二距離&小，至使第一溝道60的應變大於第二溝道 62。
再者，第一源極/漏極52沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U 形，在本實施例中優選為類鑽石形。同樣地第二源極/漏極M向垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，在本實施例中優選為U形。
另外，第一電晶體56可以為邏輯元件、存儲器元件或輸出輸入元件，在本實施例中優選為邏輯元件，例如PM0S。第二電晶體58可以為邏輯元件、存儲器元件或輸出輸入元件，在本實施例中優選為存儲器元件，例如SRAM。
當第一電晶體56為邏輯元件，而第二電晶體58為存儲器元件，例如SRAM時，由於 SRAM元件較重視其漏電流，更甚於其元件驅動電流，應用本發明的做法，可對邏輯元件與 SRAM元件的不同需求特性分別調整。
本發明特意設計使得低密度區的第一源極/漏極至柵極距離小於高密度區的第二源極/漏極至柵極距離，使得位於低密度區的第一溝道的應變值大於高密度區的第二溝道的應變值，因此，可以讓低密度區和高密度區的電晶體各自具有合適的操作速度。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的等同變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種應變矽半導體結構，包含 基底，具有上表面；第一電晶體，設於該基底，該第一電晶體包含 第一柵極結構，設於該上表面；以及二第一源極/漏極，分別位於該第一柵極結構兩側的該基底中，其中各第一源極/漏極和第一柵極結構之間分別定義有第一源極/漏極至柵極距離，並且各第一源極/漏極具有應力；第二電晶體，設於該基底，該第二電晶體包含 第二柵極結構，設於該上表面；以及二第二源極/漏極，分別位於該第二柵極結構兩側的該基底中，其中各第二源極/漏極和第二柵極結構之間分別定義有第二源極/漏極至柵極距離，並且各第二源極/漏極具有應力，該第一源極/漏極至柵極距離小於該第二源極/漏極至柵極距離。
2.如權利要求1所述的應變矽半導體結構，其中各第一源極/漏極分別包含 第一凹槽，位於該第一柵極結構一側的該基底中；以及第一外延層，填滿該第一凹槽。
3.如權利要求2所述的應變矽半導體結構，其中該第一凹槽具有第一開口，第一距離為該第一開口至該第一柵極結構之間的最短距離。
4.如權利要求3所述的應變矽半導體結構，其中各第二源極/漏極分別包含 第二凹槽，位於該第二柵極結構一側的該基底中；以及第二外延層，填滿該第二凹槽。
5.如權利要求4所述的應變矽半導體結構，其中該第二凹槽具有第二開口，第二距離為該第二開口至該第二柵極結構之間的最短距離。
6.如權利要求5所述的應變矽半導體結構，其中該第一距離小於該第二距離。
7.如權利要求1所述的應變矽半導體結構，其中各第一源極/漏極的截面形狀包含類鑽石形、八邊形或U形。
8.如權利要求1所述的應變矽半導體結構，其中各第二源極/漏極的截面形狀包含類鑽石形、八邊形或U形。
9.如權利要求1所述的應變矽半導體結構，其中該第一電晶體為包含邏輯元件、存儲器元件或輸出輸入元件。
10.如權利要求1所述的應變矽半導體結構，其中該第二電晶體為邏輯元件、存儲器元件或輸出輸入元件。
11.如權利要求1所述的應變矽半導體結構，另包含 第一溝道，位於該第一柵極結構下方的該基底中；以及第二溝道，位於該第二柵極結構下方的該基底中，其中該第一溝道的應變值大於該第二溝道的應變值。
12.—種應變矽半導體結構，包含 基底，具有上表面；第一電晶體，設於該基底；以及第二電晶體，設於該基底，其中該第一電晶體的第一源極/漏極的截面形狀相異於該第二電晶體的第二源極/漏極的截面形狀。
13.如權利要求12所述的應變矽半導體結構，其中該第一電晶體包含第一柵極結構，設於該基底的該上表面；該第一源極/漏極，位於該第一柵極結構一側的該基底中，其中該第一源極/漏極具有應力；以及第一溝道，位於該第一柵極結構下方的該基底中。
14.如權利要求13所述的應變矽半導體結構，該第二電晶體包含第二柵極結構，設於該基底的該上表面；該第二源極/漏極，位於該第二柵極結構一側的該基底中，其中該第二源極/漏極具有應力；以及第二溝道，位於該第二柵極結構下方的該基底中，其中該第一溝道的應變值大於該第二溝道的應變值。
15.如權利要求14所述的應變矽半導體結構，其中該第一源極第一凹槽，位於該第一柵極結構一側的該基底中；以及第一外延層，填滿該第一凹槽。
16.如權利要求15所述的應變矽半導體結構，其中該第二源極第二凹槽，位於該第二柵極結構一側的該基底中；以及第二外延層，填滿該第二凹槽。
17.如權利要求12所述的應變矽半導體結構，其中該第一源極類鑽石形、八邊形或U形。
18.如權利要求12所述的應變矽半導體結構，其中該第二第一源極/漏極的截面形狀包含類鑽石形、八邊形或U形。
19.如權利要求12所述的應變矽半導體結構，其中該第一電晶體包含邏輯元件、存儲器元件或輸出輸入元件。
20.如權利要求12所述的應變矽半導體結構，其中該第二電晶體包含邏輯元件、存儲器元件或輸出輸入元件。/漏極包含 /漏極包含 /漏極的截面形狀包含
全文摘要
本發明公開一種應變矽半導體結構，包含第一電晶體和第二電晶體，分別設於基底上；第一電晶體包含第一柵極結構和二第一源極/漏極，分別位於第一柵極結構兩側的基底中，其中各個第一源極/漏極和第一柵極結構之間分別定義有第一源極/漏極至柵極距離；第二電晶體包含第二柵極結構和二第二源極/漏極，分別位於第二柵極結構兩側的基底中，其中各第二源極/漏極和該第二柵極結構之間分別定義有第二源極/漏極至柵極距離，第一源極/漏極至柵極距離小於第二源極/漏極至柵極距離。
文檔編號H01L27/088GK102543990SQ20101058889
公開日2012年7月4日 申請日期2010年12月15日 優先權日2010年12月15日
發明者葉秋顯, 周玲君, 廖俊雄, 林保忠, 王益昌, 簡金城, 陳信琦, 陳界得, 黃信川, 黃光耀 申請人:聯華電子股份有限公司