半導體器件及其製造方法

2023-12-07 23:24:41

專利名稱：半導體器件及其製造方法
技術領域：
本發明涉及半導體器件及其製造方法，特別涉及在製作存儲器件電容的工藝中，能將所產生的缺陷降低到最小的半導體器件及其製造方法。
最近，由於半導體製造技術的發展，存儲器件應用範圍的擴大，促使大容量存儲器件的開發取得不斷的進展，特別是將一個電容和一個電晶體構成一個存儲單元，對有利於高度集成的DRAM來說，已取得令人矚目的進展。為了進一步提高DRAM的集成度，已籌劃著將存儲器的結構由原來的平面型電容單元改為疊型電容單元與溝槽型電容單元的三維結構。
首先，當製作溝槽型電容單元時，對矽基片進行各向異性蝕刻，所拓展的側壁被用作電容區域，因而可在狹窄的區域內確保能取得足夠的電容量，就表面平坦化來說，比下述的疊層型電容更有利。但是，由於α粒子引起的軟性錯誤問題，以及由進行按比例縮小加工的溝槽間的漏電流問題，都成為形成電容的困難。反之，對於疊層型電容，因為在矽基片表面的上表面形成電容，由於護散區域小，軟性錯誤就極小，而且具有工藝較簡單的優點。然而，在電晶體上製作疊層電容，則有顯著的臺階復蓋問題，且介電膜的生長技術上也有困難。
為使上述三維結構的電容適用於半亞微米量級的超高集成存儲器件，已經提出基片電容槽為大凹凸的疊層型電容或疊層-溝槽併合型電容。此種疊層-溝槽併合型電容的製作工藝，如

圖1A-圖1D所示。下面，將對其製作工藝加以討論。
圖1A是表示在半導體基片100上形成電晶體及溝槽10的工藝過程。先在半導體基片100上生成場氧化膜101，以限定有源區，然後，在上述有源區上形成存儲單元構件中的電晶體的柵電極2、源區3以及漏區4;形成在上述場氧化膜101所限定部位上與鄰接的存儲單元的柵極相連接的第一導電層5，例如摻雜的第一多晶矽層;再在如上構成的整個表面上形成絕緣層6;以掩模掩蔽在上述場氧化膜101和柵電極2之間的絕緣層6上，形成溝槽10，再將該溝槽銳角部位弄成圓形;為消除在形成上述溝槽10時產生的半導體基片表面的損傷，在溝槽內表面和上述絕緣層6上形成厚度為100-1000 的輔助氧化膜11。
圖1B表示形成作電容第一電極用的第二導電層12的工藝過程。除去上述輔助氧化膜11，在上述溝槽10的內表面與絕緣層6上形成一層作電容第一電極用的第二導電層12，例如，摻雜的第二多晶矽層，其厚度為500-3000 。在該第二導電層12上塗敷光致抗蝕劑，經掩膜曝光，顯影等工藝，形成光致抗蝕劑圖形20。
圖1C表示形成第一電極圖形12a及介電膜13的工藝過程。以上述光致抗蝕劑圖形20為掩蔽，蝕刻第二導電層12，形成電容的第一電極圖形12a，再形成將該第一電極圖形12a的表面覆蓋住的介電膜。
圖1D是在上述諸工藝過程製得的樣品上形成作電容第二電極用的第三導電層14，例如，摻雜的第三多晶矽層，以完成疊層-溝槽併合型電容。
上述的現有技術的疊層-溝槽併合型電容的製造方法中，在作電容第一電極的第二導電層形成後，因用光刻工藝形成第一電極圖形，光刻工藝中會形成副產品(主要是，以碳為中心生成聚合物)附著於溝槽的側壁，使隨後製作介電膜時，難以形成均勻的介電膜。還有，當在該介電膜上附著第三導電層形成電容時，就有使電容的可靠性及電氣特性降低的問題。
因此，本發明的目的在於解決上述現有技術中存在的問題，在溝槽內表面及電晶體上連續澱積第二導電層、介電膜以及第三導電層，形成電容圖形，再在該電容圖形上形成與上述第二導電層絕緣的第四導電層，以提供具有疊層-溝槽併合型結構的電容。
本發明的其他目的在於提供實際製造具有上述電容結構的製造方法。
根據本發明的上述目的，本半導體器件包括在第一導電類型半導體基片上，有選擇地形成限定有源區的場氧化膜;在上述有源區上有電絕緣3的柵電極;上述柵電極兩側的半導體基片的表面上形成的源區和漏區;形成在上述場氧化膜限定的部位上與鄰接的存儲單元的柵電極相連接的第一導電層;在上述源區內的半導體基片中形成的溝槽;為使上述柵電極與第一導電層相絕緣的第一絕緣層，其中心部位澱積在上述溝槽內表面，其邊緣部位配置於上述柵電極及第一導電層上的第一絕緣層之上的第二導電層;在上述第二導電層上形成的介電膜;在上述介電膜上又形成的第三導電層;沿上述第二導電層、介電膜及第三導電層的側壁形成的第二絕緣層;以及覆蓋上述第三導電層及第二絕緣層形成的第四導電層構成，而達到本發明的目的。
另外，本發明的另一個目的，包括在第一導電類型的半導體基片上使之生長限定有源區的場氧化膜的第一工序;與上述有源區上形成電晶體的柵電極、源區及漏區、在上述場氧化膜所限定的部位上形成第一導電層、在依上述工藝製得的樣品上形成第一絕緣層的第二工序;在上述場氧化膜和柵電極之間的半導體基片中形成溝槽的第三工序;在上述溝槽的內表面上與上述第一絕緣層上連續澱積第二導電層、介電膜及第三導電層的第四工序;蝕刻上述第一絕緣層上形成的第二導電層、介電膜及第三導電層的一部分，形成電容圖形的第五工序;沿上述電容圖形的側壁形成第二絕緣層的第六工序;以及依上述諸工序所製得的樣品上形成第四導電層的第七工序，由此構成了半導體器件的製造方法而得以達到目的。
其他有利的結構將在權利要求書的從屬權利要求中加以記述。
圖1A-圖1D是表示原有疊層-溝槽併合型電容的製作工藝的工藝流程圖。
圖2是根據本發明的疊層-溝槽併合型電容的剖面圖。
圖3A-圖3F是表示根據本發明的疊層-溝槽併合型電容的製造工藝的一個實施例的工藝流程圖。
圖4A-圖4D是表示根據本發明的疊層-溝槽併合型電容的製造工藝的另一個實施例的工藝流程圖。其中標號100 為半導體基片，101 為場氧化膜，1 為柵氧化膜，2 為柵電極，3 為源區，4 為漏區，5 為第一導電層或第一多晶矽層，6 為第一絕緣層或絕緣層，
6a 為柵絕緣層，6b 為蝕刻阻擋層，10 為溝槽，11 為輔助氧化膜，12 為第一電極第一導電層或第二多晶矽層，12a 為第一電極圖形，13 為介電膜，14 為第二電極的第一層或第三導電層或第三多晶矽層，15 為第二電極的第二層或第四導電層或第四多晶矽層，16 為蝕刻阻擋層，17 為第五導電層或第五多晶矽層，18 為電容圖形，19 為第二絕緣層或側壁隔離片，20、30、40為光致抗蝕劑圖形。
下面參照附圖，對本發明做詳細說明。
根據本發明的疊層-溝槽併合型電容示於圖2，在第一導電類型的半導體基片上，為限定有源區選擇形成場氧化膜101，在上述有源區上形成電絕緣的柵電極2，在該柵電極2兩側的半導體基片的表面形成源區3及漏區4，形成在上述場氧化膜101所限定部位上與鄰接的存儲單元的柵電極相連接的第一導電層5，在源區3內形成溝槽10。在上述柵電極2及第一導電層5上形成柵絕緣層6a，再在該柵絕緣層6a上形成蝕刻阻擋層6b，在上述溝槽10的內表面及上述蝕刻阻擋層6b的一部分上形成第二導電層12，在該第二導電層12上形成介電膜13，在該介電膜13上形成第三導電層14。然後，沿該第二導電層12、介電膜13以及第三導電層14的側壁形成第二絕緣層19，再形成覆蓋上述第三導電層14及上述第二絕緣層19的第四導電層15，便完成疊層-溝槽併合結構。
圖3A-圖3F為圖示依本發明的疊層-溝槽併合型電容的製造工藝的一個實施例的工藝流程圖。
圖3A是表示半導體基片100上形成電晶體及溝槽10的工藝。首先，在第一導電類型的半導體基片100上有選擇地氧化生成場氧化膜101，以限定有源區。在該有源區上形成厚度約為100-200
的柵氧化膜1，在該柵氧化膜上上形成將要成為電晶體柵電極的摻雜多晶矽層，同時，形成在上述場氧化膜101上所限定部位上與鄰接的存儲單元的柵電極相連接的第一導電層5，例如，摻雜的第一多晶矽層。
其次，在上述柵電極2的兩側半導體基片的表面通過離子注入，形成源區3及漏區4，在上述結構的整個表面上形成由柵絕緣層6a和蝕刻阻擋層6b構成的第一絕緣層6。在上述場氧化膜101與柵電極2之間的蝕刻阻擋層6b上，源區3處的一部分覆疊以掩膜，形成溝槽10，再將該溝槽10的銳角部位弄成圓形。同時，為消除形成上述溝槽10時所產生的半導體基片表面的損傷，在溝槽10的內表面及上述蝕刻阻擋層6b上形成厚度為200-1000A的輔助氧化膜11。此時，為了限定上述溝槽10，可用上述蝕刻阻擋層6b作掩膜。
圖3B表示了作電容第一電極用的第二導電層12、介電膜13以及作電容第二電極的第一層用的第三導電層14的製作工藝過程。除去上述輔助氧化膜11，在其上連續形成作電容第一電極用的厚度約為500-3000
的第二導電層12，例如，摻雜的第二多晶矽層，介電膜13以及作電容第二電極的第一層用的厚度約為100-3000
的第四導電層14，例如，摻雜的第三多晶矽層。
圖3C表示形成光致抗蝕劑圖形的工藝過程。經過在上述第三導電層14上塗敷光致抗蝕劑、在掩膜下曝光、顯影等工藝，形成與上述柵電極2的一部分及上述第一導電層5的一部分相重疊的光致抗蝕劑圖形30。
圖3D表示經過蝕刻工藝形成電容圖形18的工藝過程。在上述光致抗蝕劑圖形的掩蔽下，經過蝕刻工藝，一次蝕刻上述第三導電層14、介電膜13及第二導電層12，形成電容圖形。在蝕刻工藝期間，用上述蝕刻阻擋層6b保護柵電極2、導電層5以及氧化膜101。
圖3E表示形成第二絕緣層19的工藝過程。在上述結構的整個表面上澱積一層第二絕緣層19，如LTO(低溫氧化物)膜或者HTO(高溫氧化物)膜之後，通過蝕刻工藝，沿上述電容圖形18的側壁，形成側壁隔離片19。此時，上述側壁隔離片19起著電容的第一電極與第二電極相絕緣的作用。
圖3F在通過以上諸工藝形成的樣品上澱積作電容第二電極的第二層用的第四導電層15，例如，摻雜的第四多晶矽層，便完成疊層-溝槽併合型電容。
如此製造的疊層-溝槽併合型的電容，在圖3A的第一絕緣層6中也可以只包含柵絕緣層6a。
圖4A-圖4D是表示根據本發明的疊層-溝槽併合型電容的製造工藝的另一種實施例的工藝流程圖。
圖4A以前的工藝與上述圖3A及圖3B為止的工藝一樣。
圖4A表示形成蝕刻阻擋層16及第五導電層17的工藝過程。為了除去在以上述作電容的第二電極的第一層用的第三導電層14於填平溝槽內部時，會在溝槽內部出現空隙的缺點，在上述第三導電層14上先澱積一層薄的LTO膜或者HTO膜的蝕刻阻擋層16，然後繼續形成第五導電層17，例如，摻雜的第五多晶矽層，由此消除了溝槽內部出現空隙的缺點。
圖4B表示將上述工藝製得的樣品表面使之平坦化的工藝過程。為使形成了上述第五導電層17後的表面平坦，要進行蝕刻工藝，直至露出上述蝕刻阻擋層16為止。再用BOE(緩衝氧化蝕刻劑)將蝕刻後露出的蝕刻阻擋層去掉。此後，再經塗敷光致抗蝕劑，在掩膜下曝光、顯影等工藝，形成與上述柵電極2的部分及上述第一導電層5的一部分相重疊的光致抗蝕劑圖形。
圖4C及圖4D的工藝與上述圖3D至圖3F的工藝相同。
如上所述，根據本發明的電容，由於連續地澱積作電容的第一電極用的第二導電層，介電膜及作電容的第二電極的第一層用的第三導電層之後，再用光刻工藝形成電容圖形，就能形成均勻的介電膜。即，因介電膜介於第二導電層及第三導電層之間連續地形成，在工藝過程中並不暴露介電膜，從而得以防止已往於形成第一電極圖形時發生的副產品的沾汙。
另外，由於在電容第二電極的第一層用的第三導電層上依次形成蝕刻阻擋層及第五導電層，還能免除在形成上述第三導電層時，在溝槽內部產生空隙的缺點。
綜上所述，根據本發明的半導體器件及其製造方法，可使電容的可靠性及電氣特性得到顯著提高。
權利要求
1.一種半導體器件，其特徵在於該器件包括在第一導電類型半導體基片上，為限定有源區而選擇形成的場氧化膜；在上述有源區上加以電絕緣的柵電極；在上述柵電極兩側的半導體基片表面所形成的源區和漏區；為與鄰接的存儲單元的柵電極相連接，在上述場氧化膜所限定的部位形成的第一導電層；在上述源區內的半導體基片中形成的溝槽；使上述柵電極與第一導電層相絕緣的第一絕緣層；其中心部位塗敷在上述溝槽內側，其邊緣部位配置於上述柵電極和第一導電層上的第一絕緣層之上的第二導電層；在上述第二導電層上形成的介電膜；在上述介電膜上形成的第三導電層；沿上述第二導電層、介電膜及第三導電層的側壁形成的第二絕緣層；形成覆蓋著上述第三導電層及第二絕緣層的第四導電層。
2.根據權利要求1所述的半導體器件，其特徵在於，所說第一絕緣層包括柵絕緣層和為限定溝槽在柵絕緣層上形成的蝕刻阻擋層。
3.根據權利要求1所述的半導體器件，其特徵在於，所述第二絕緣層一般呈側壁隔離片狀。
4.根據權利要求1所記述的半導體器件，其特徵在於，所述第一、第二、第三及第四導電層均由摻雜的多晶矽層構成。
5.根據權利要求1所述的半導體器件，其特徵在於，所述第三導電層具有使其中央的凹部平坦化的蝕刻阻擋層及第五導電層。
6.根據權利要求5所述的半導體器件，其特徵在於，所述蝕刻阻擋層為LTO膜或HTO膜。
7.根據權利要求5所述的半導體器件，其特徵在於，所述第五導電層為摻雜的多晶矽層。
8.一種半導體器件的製造方法，其特徵在於包括下列工序第一工序，在第一導電層類型的半導體基片上生長場氧化膜，以限定有源區;第二工序，在上述有源區上形成電晶體的柵電極、源區以及漏區，在上述場氧化膜所限定的部位形成第一導電層，在依上步驟製得的樣品上形成第一絕緣層;第三工序，在上述場氧化膜和柵電極之間的半導體基片中形成溝槽;第四工序，在述溝槽的內表面與上述第一絕緣層上連續澱積第二導電層、介電膜及第三導電層;第五工序，蝕刻在上述第一絕緣層上形成的第二導電層、介電膜以及第三導電層的一部分，形成電容圖形;第六工序，沿上述電容圖形的側壁形成第二絕緣層;第七工序，在依上述諸工序所製得的樣品上形成第四導電層。
9.根據權利要求8所述的半導體器件的製造方法，其特徵在於所述第二工序包括在第一絕緣層上形成限定溝槽的蝕刻阻擋層工序。
10.根據權利要求8所述的半導體器件的製造方法，其特徵在於該法還包括在所述第四工序後，澱積蝕刻阻擋層以及第五導電層，然後進行平坦化的工序。
11.根據權利要求10所述的半導體器件的製造方法，其特徵在於所述的蝕刻阻擋層是LTO膜或HTO膜。
12.根據權利要求10所述的半導體器件的製造方法，其特徵在於所述的平坦化工藝用剝蝕方法進行。
13.根據權利要求10所述的半導體器件的製造方法，其特徵在於用BOE去除通過所述平坦化的工序而露出的蝕刻阻擋層。
14.根據權利要求8所述的半導體器件的製造方法，其特徵在於所述第六工序中的第二絕緣層採用剝蝕方法形成。
15.根據權利要求8或14所述的半導體器件的製造方法，其特徵在於所述第六工序的第二絕緣層是LTO膜或HTO膜。
全文摘要
一種在半導體基片中形成溝槽製作疊層-溝槽併合型電容的方法。一層作第一電極用的導電層，一層介電膜以及作第二電極用的另一層導電層，依次連續地澱積在溝槽內。然後，蝕刻兩層導電層和介於其間的介電膜，以形成電容圖形。沿電容圖形的側壁形成一絕緣層，再在整個結構上形成一層第三導電層。
文檔編號H01L27/10GK1052006SQ9010439
公開日1991年6月5日 申請日期1990年5月25日 優先權日1989年11月20日
發明者金晟泰, 崔壽漢 申請人:三星電子株式會社