Dram感測放大器的偏置感測的製作方法
2023-12-06 14:52:16 3
專利名稱：Dram感測放大器的偏置感測的製作方法
技術領域：
本發明涉及DRAM(動態隨機存取存儲器)感測放大器內的偏置感測方法。更具體地說，本發明涉及改善DRAM器件的刷新性能。
背景技術：
因為DRAM存儲單元存在電荷洩漏，所以在給定的DRAM器件的每個存儲單元內，感測放大器器件感測(或者採樣)和恢復電荷。為了感測和恢復與特定數字線相連的存儲單元的電荷，感測放大器將「基準」數字線上的偏置電壓與連接到被存取(即，被讀的)的存儲單元的數字線上的偏置電壓進行比較。
如果將邏輯「1」存儲到存取存儲單元電容器，則在對該電容器進行存取時，與數字線共享電容器內存儲的電荷。這樣使存儲單元數字線上的電壓相對於基準數字線偏置電壓稍許升高。該感測放大器檢測到該電壓變化，然後，對存儲單元數字線施加適當電壓(例如，Vcc)，以使該存儲單元重新充電，並使它恢復滿電平電荷。
如果將邏輯「0」存儲到該存儲單元電容器，則在對該電容器進行存取時，該電容器內缺乏存儲的電荷導致某些電荷出現在與該存儲單元共享的偏置數字線上。這樣使存儲單元數字線上的電壓相對於偏置基準數字線稍許降低。該感測放大器檢測到該電壓變化，然後，對存儲單元數字線施加地(GND)信號，以使該存儲單元完全放電(即，邏輯「0」)。
在存儲單元內感測(sensing)(即，讀)與恢復電荷之間的刷新時間或間隔局限於對基準數字線施加的偏置電壓電平。例如，在限定的時間間隔(刷新時間)之後，感測保持表示邏輯「1」的電荷的DRAM存儲單元。然後，感測放大器確定邏輯「1」存儲在該存儲單元內，並使其電荷恢復到滿值。然而，如果該刷新時長太長，則存儲在該存儲單元內的電荷降低得太多。在出現這種情況時，該感測放大器錯誤地確定，在該存儲單元內存儲了邏輯「0」。因此，不使存儲單元的電荷恢復到其滿值(即，邏輯「1」)。
因此，對於存儲邏輯「1」的存儲單元，必須在感測的存儲單元數字線上的電壓降低到低於基準數字線偏置電壓之前，開始該刷新時間。否則，該DRAM器件錯誤地檢測到邏輯「0」。為了避免出現這種情況，必須縮短刷新時間之間的時間間隔。然而，縮短刷新時間之間的間隔，又不希望地增加了該DRAM器件內的功率耗散。由於儘管其物理尺寸在減小，但是DRAM存儲陣列的存儲容量在升高，所以這就越來越成為問題。因為在存儲單元內設置了電荷降低的增大餘量，所以通過降低基準數字線偏置電壓，可以增加刷新操作(刷新時間)之間的時間間隔。
我們知道，通過在DRAM存儲器件的數字線上包括偽存儲單元，可以降低任何特定基準數字線上的偏置電壓，從而改善刷新性能。通過降低該偏置電壓(閾值電平)，降低了檢測到邏輯「1」的可能性(提高了可靠性)，因此，延長了刷新操作之間的需要時間。
然而，包括偽單元不能有效利用製造面積，特別是，考慮到隨著存儲容量的增加，DRAM陣列器件變得更小的趨勢，這尤其是不希望的。
鑑於上述原因，要求提供通過改變感測操作使用的閾值電壓或偏置電壓，改善刷新性能的DRAM存儲器件。
發明內容
本發明的一個目的是提供通過改變感測操作使用的閾值電壓或偏置電壓，改善刷新性能的DRAM存儲器件。
根據本發明，提供了一種DRAM器件，它具有多個數字線和多個感測放大器，其中每個感測放大器分別連接到一對相連數字線。每對相連數字線分別包括第一數字線和第二數字線。該DRAM器件還包括第一電壓耦合/去耦合器件，其輸出端連接到第一數字線；以及第二耦合/去耦合器件，其輸出端連接到第二數字線。第一電壓耦合器件使電壓電容耦合到第一數字線，而第二電壓耦合器件從第二數字線電容去耦合第二電壓，其中第一數字線是「活動」數字線，而第二數字線是「基準」數字線。
根據本發明，該實施例最好如下操作電偏置電壓施加到第一和第二數字線。在存儲單元內存取電荷，使得在存儲單元與第一數字線之間共享電荷，產生第一數字線偏置電壓。存取存儲單元後，從第二數字線電容去耦合電壓，從而降低偏置電壓。然後，啟動DRAM感測放大器，以使存儲單元內的電荷恢復到其指定的電荷值(邏輯「1」或邏輯「0」)。
根據本發明的第二實施例具有第一和第二數字線、第一和第二電晶體、感測放大器以及第一和第二電壓耦合/去耦合器件。第一和第二數字線具有線接線。第一和第二電晶體分別具有第一和第二端子。第一電晶體的第二端子連接到第一數字線的線接線，而第二電晶體的第二端子連接到第二數字線的線接線。
每個感測放大器分別具有第一和第二感測接線，其中第一感測接線連接到第一電晶體的第一端子，而第二感測接線連接到第二電晶體的第一端子。第一和第二電壓耦合/去耦合器件分別具有輸出端，其中第一耦合/去耦合器件的輸出端連接到第一感測接線和第一電晶體的第一端子，而第二耦合/去耦合器件的輸出端連接到第二感測接線和第二電晶體的第一端子。
根據本發明，該第二實施例最好如下操作電壓施加到第一和第二數字線。在存儲單元內存取電荷，使得在存儲單元與第一數字線之間共享電荷，產生第一數字線偏置電壓。存取存儲單元後，第一隔離電晶體被轉換為導通狀態，因此，第一感測接線連接到第一數字線，而且第二隔離電晶體被轉換為導通狀態，因此，第二感測接線連接到第二數字線。然後，第一和第二隔離電晶體被斷開，因此，第一和第二感測接線與第一和第二數字線電隔離。在使感測放大器的接線與數字線隔離後，從第二感測放大器接線電容去耦合第二電壓，從而降低其偏置電壓。然後，啟動DRAM感測放大器，以使存儲單元內的電荷恢復到其指定的電荷值(邏輯「1」或邏輯「0」)。
通過對下面結合附圖所做的詳細說明進行研究，本發明的上述以及其它目的和優點將更加明顯，在所有附圖中，同樣的參考編號表示同樣的部分，附圖包括圖1是根據本發明的DRAM存儲電路的第一實施例的電路圖；圖2是根據本發明的耦合網絡的第一實施例的電圖解表示；圖3是根據本發明的DRAM存儲電路的第二實施例的電路圖；圖4是根據本發明的耦合網絡的第二實施例的電圖解表示；圖5是示出對應於根據本發明的DRAM存儲器感測放大器的刷新操作的各種信號電壓的時序圖；圖6是示出根據本發明的存儲單元的感測期間，從數字線施加的用於耦合和去耦合電壓的信號電壓的時序圖；以及圖7是包含本發明的系統的方框圖。
具體實施例方式
本發明提供了一種改善了偏置感測的DRAM感測放大器器件。這些感測放大器包括附加器件，該附加器件可以使電壓從「基準」數字線電容去耦合(capacitively decouple)，可以使電壓電容耦合到「活動」數字線，也可以實現這二者。請注意，連接到存取(access)存儲單元的數字線被指定為「活動」數字線。與該「活動」數字線相鄰並與其共享公共感測放大器的數字線被指定為「基準」數字線。因此，根據這兩個數字線中哪個連接到存取存儲單元，動態改變「活動」和「基準」數字線。通過從基準數字線去耦合電壓，或者通過使電壓耦合到活動數字線上，或者通過既使電壓耦合到這些數字線上，又從這些數字線去耦合電壓，改善感測放大器的偏置(閾值)電壓感測。
圖1示出DRAM陣列內的DRAM感測放大器電路100，其中通過一對隔離電晶體106、108，感測放大器100連接到一對相鄰數字線102、104。感測放大器100通過隔離電晶體108連接到數字線104，而通過隔離電晶體106連接到數字線102。隔離電晶體108具有端子109a、109b，其中端子109b連接到數字線104，而端子109a連接到感測放大器100。隔離電晶體106具有端子107a、107b，其中其中端子107b連接到第二數字線102，而端子107a連接到感測放大器100。
隔離電晶體106和108均受多電平(multi-1evel)柵極驅動器110的控制，該多電平柵極驅動器110同時將適當驅動電壓施加到隔離電晶體106和108的相應端子112、114。該驅動電壓使隔離電晶體106、108轉換到ON(導通)或OFF(斷開)，以控制數字線102、104與感測放大器100之間的電隔離。諸如存儲單元116和150的多個存儲單元分別連接到數字線104和102。為了簡潔起見，圖1僅示出存儲單元116和150。
存儲單元116包括電晶體118和電容器120，其中在DRAM陣列內，電晶體118的柵極連接到字線122(WL)。電晶體118的端子124連接到電容器120的一端，其中電容器120的另一端接地。在節點128，電晶體118的另一端126連接到數字線104。
第一電壓耦合/去耦合器件130也連接到數字線104。電壓耦合器件130包括耦合/去耦合電容器134和信號驅動器器件132。電容器134在節點136連接到信號驅動器132的輸出端，而在節點138，連接到數字線104。節點138是電壓耦合/去耦合器件130的輸出端。
第二電壓耦合/去耦合器件140連接到數字線102。電壓耦合器件140包括電容器144和第二信號驅動器器件142。電容器144在節點146連接到信號驅動器142的輸出端，而在節點148，連接到數字線102。節點148是電壓耦合/去耦合器件140的輸出端感測放大器器件100包括N感測和P感測放大器。P感測放大器包括具有第一PMOS電晶體158和第二PMOS電晶體160的交叉耦合PMOS電晶體對。N感測放大器包括具有第一NMOS電晶體162和第二NMOS電晶體164的交叉耦合NMOS電晶體對。第一PMOS電晶體158和第一NMOS電晶體162共享公共接線178，通過節點B和隔離電晶體106，該公共接線178連接到數字線102。第二PMOS電晶體160和第二NMOS電晶體164共享公共感測接線180，通過節點A和隔離電晶體108，該公共感測接線180連接到數字線104。通常，以Vcc/2(供電主線(supply rail)的一半)偏置NMOS電晶體對162、164之間的公共節點接線166。通過經過被導通的電晶體168使公共節點接線166接地，「啟動」或者激活N感測放大器。這樣可以將公共節點接線166從Vcc/2有效拉到地電壓(0V)。
同樣，通常，以約0V(地電壓)偏置PMOS電晶體對158、160之間的公共節點接線170。通過經過被導通的電晶體172使公共節點接線170連接到Vcc(供電主線)，「啟動」或者激活P感測放大器。這樣可以使該公共節點接線從0V有效拉到Vcc/2。
在感測和恢復操作期間，順序啟動N感測放大器和P感測放大器，其中首先「啟動」N感測放大器，然後「啟動」P感測放大器。
請注意，僅為了說明問題，數字線102被指定為「基準」數字線102，而數字線104被指定為「活動」數字線。電壓耦合/去耦合器件140從「基準」數字線102去耦合某個百分比(或者比例(fraction))的電壓，以降低該線上的偏置電壓。電壓耦合/去耦合器件130可以(任選)將某個百分比(比例)的電壓耦合到「活動」數字線104，以提高該線上的偏置電壓。
因此，通過從「基準」數字線102去耦合電壓、使電壓耦合到「活動」數字線104或者既使電壓從「基準」數字線102去耦合又使電壓耦合到「活動」數字線104，可以提高「基準」數字線102與「活動」數字線104之間的電壓差。電壓耦合/去耦合器件130、140的電壓耦合或去耦合功能取決於其相應數字線是被指定為「活動」數字線，還是被指定為「基準」數字線。
圖2示出圖1所示電壓耦合/去耦合器件(器件130或140)的電圖解表示。利用Cdigitline表示數字線電容204，而在電路中，它被表示為具有到數字線206的第一接線和到地的第二接線的電容器。該數字線電容不是諸如耦合/去耦合電容器210的製造元件。它是存在的寄生效應，因此，它不包括在圖1所示的電路圖中。
耦合/去耦合電容器210具有第一連接端子212和第二連接端子214，其中第一連接端子212從電壓驅動器器件或者信號源接收耦合/去耦合驅動電壓信號(VCSL)。第二連接端子214連接到數字線206，因此，連接到數字線電容204的第一接線。因此，在耦合/去耦合電容器210與數字線電容204之間形成電容器網。通過對連接端子212施加適當耦合/去耦合驅動電壓信號(VCSL)，可以從數字線206去耦合電壓，或者使電壓耦合到數字線206。下面的等式(1)也說明了這種情況VNODE=CcCc+CdigitlineVCSL----(1)]]>其中ΔVNODE是數字線206上的電壓的變化，CC是耦合/去耦合電容器210的電容，Cdigitline是數字線206上的電容204，ΔVCSL是耦合/去耦合驅動電壓信號(VCSL)產生的電壓轉換量。圖5和6更詳細示出耦合過程和去耦合過程。
通過將圖2的電圖解說明與圖1中的耦合/去耦合器件130、140進行比較，耦合/去耦合電容器210與耦合/去耦合電容器134和144等效。此外，每個信號驅動器器件132、142分別產生VCSL，其中信號驅動器器件132產生第一驅動電壓信號(VCSL1)，而信號驅動器器件142產生第二驅動電壓信號(VCSL2)。兩個驅動電壓信號(VCSL)產生的電壓轉換量ΔVSCL提供必要信令，該必要信令使電壓耦合到相應數字線102和104上，或者從該相應數字線102和104去耦合電壓。數字線206的電容(Cdigitline)204等效於數字線102和104的寄生電容。信號驅動器器件(132或者142)將耦合/去耦合驅動電壓信號(VCSL)施加到信號線136、146，其中耦合/去耦合電容器134、144分別接收驅動電壓信號(VCSL)。電壓轉換量ΔVCSL的轉換過渡方向(低到高或者高到低)確定是使電壓耦合到數字線，還是從數字線去耦合電壓。因此，數字線上電壓的變化(ΔVNODE)取決於是電壓耦合到數字線(提高其偏置電壓)，還是從該數字線去耦合電壓(降低其偏置電壓)。
從等式(1)可以看出，通過同時提高耦合/去耦合電容器210的電容值和電壓轉換量ΔVCSL，可以實現更高百分比(或者比例)的耦合或者去耦合。例如，為了從數字線去耦合10％的偏置電壓，耦合/去耦合電容應該接近數字線電容的十分之一(1/10)，或者百分之十。然而，如果數字線電容較大，則必須按比例增大耦合/去耦合電容器，這樣就以降低單位器件尺寸的DRAM存儲容量為代價，製造了大電容器器件。
信號驅動器器件(132或142)產生的電壓轉換量(ΔVSC)通常介於地電壓與供電主線(VCC)之間，以將耦合/去耦合比例提高到最高。請注意，信號驅動器器件(132或142)可以在第一電壓與第二電壓之間改變電壓轉換量(ΔVSCL)，以改變耦合/去耦合比例。信號驅動器器件(132或142)產生的第一電壓和第二電壓均是可控變量。還請注意，在任何給定數字線與信號驅動器器件之間均可以連接一個以上的耦合/去耦合電容器。
在對感測放大器100的感測操作所做的描述中，認為存儲單元116保持對應於存儲邏輯「1」的電荷。如上所述，在存儲單元116內存取(即，讀)、感測以及恢復電荷期間，認為數字線104是「活動」數字線，而認為相鄰數字線102是「基準」數字線。此外，在啟動N感測放大器和P感測放大器之前，均以VCC/2(供電主線的一半)預偏置這兩個數字線。
為了取出存儲在存儲單元116內的電荷，利用字線(WL)122對電晶體118的柵極施加適當電壓。一施加了柵壓(gate voltage)而且電晶體118一完全導通，就在電晶體118的端子124與126之間建立了低阻抗電連接。這樣有效地將電容器120的一端直接電連接到數字線104，以致在電容器120與數字線104之間共享電荷。由於電荷從電容器120排放到「活動」數字線104，所以與相鄰基準數字線102上的偏置電壓相比，稍許提高「活動」數字線偏置電壓。因此，在數字線104與102之間存在可檢測到的電壓差(ΔV)。
一對存儲單元116進行存取，柵極驅動器110就分別對隔離電晶體108、106的柵極端114和柵極端112施加柵壓。這樣使隔離電晶體106、108均完全導通。利用處於導通狀態的隔離電晶體106，在節點B與「基準」數字線102之間建立電連接。感測放大器100的感測接線178連接到節點B，並因此連接到「基準」數字線102。同樣，利用處於導通狀態的隔離電晶體108，在節點A與「活動」數字線104之間建立電連接。感測放大器100的感測接線180連接到節點A，並因此連接到「活動」數字線104。因此，感測放大器的感測接線180接收「活動」數字線104上的電壓，而感測放大器的感測接線178接收「基準」數字線102上的電壓。隔離電晶體一處於斷開狀態，感測放大器的接線178和180就與相應數字線102、104隔離。然而，數字線102和104上的電壓保持存儲在節點A和B以及感測接線178和180上。
「活動」數字線104與「基準」數字線102之間的電壓差較小。通過提高該電壓差，可以提高DRAM器件的感測性能和刷新性能。例如，對於感測操作，感測放大器100錯誤地對存取存儲單元分配適當電荷，或者不對存取存儲單元分配適當電荷的概率非常低。此外，隨著「活動」數字線104與「基準」數字線102之間的電壓差的增加，有利於延長所需刷新操作之間的時間間隔。這是因為，「基準」數字線102上的偏置電壓具有更低電壓閾值，這樣又使存取存儲單元116內的電荷進一步減少，而又不會檢測不到。這意味著，一存取存儲單元116內的減少的電荷，「活動」數字線104上的偏置電壓也就高於基準數字線102。然而，根據本發明的校正操作，如果在存取存儲單元116內不存在電荷(即，存儲的邏輯「0」)，則「活動」數字線104上的偏置電壓必須具有比「基準」數字線104上的偏置電壓值低的偏置電壓值。
通過激活電壓耦合/去耦合器件140使得從基準數字線102去耦合某個比例或者百分比的現有基準數字線偏置電壓(即，VCC/2)，可以如上所述增加「活動」數字線104與「基準」數字線102之間的電壓差。因此，因為存取存儲單元116，降低「基準」數字線102上的偏置電壓，而提高「活動」數字線104上的偏置電壓可以這樣增加電壓差。因為，隔離電晶體106和108仍處於導通狀態，所以在節點A和B分別提高「活動」數字線104上的偏置電壓，而降低「基準」數字線102上的偏置電壓。
感測放大器的感測接線(connection)180、178分別從節點A和B接收「活動」數字線和「基準」數字線上出現的相應偏置電壓。在「啟動」P感測放大器和N感測放大器之前，使隔離電晶體106和108被斷開，使得P感測放大器和N感測放大器與數字線102和104上的寄生電容隔離。因此，柵極驅動器110從隔離電晶體柵極112、114上清除先前施加的電壓。這樣使電晶體106和108均斷開，因此，節點A和B以及感測接線180、179與數字線104、102隔離。
對於存儲單元116(具有存儲邏輯「1」)，在「啟動」N感測放大器時，檢測到相對於基準數字線102的偏置電壓活動數字線104的偏置電壓(也出現在節點A上)的提高。一被「啟動」，電晶體162就導通，使「基準」數字線102接地(0V)。「活動」數字線104上較高的偏置電壓使電晶體162在電晶體164導通之前開始導通。因此，在電晶體162導通時，電晶體164保持斷開狀態。
基準數字線102一接地，就啟動P感測放大器。在「啟動」P感測放大器時，電晶體160導通，並通過接線180和接地A，使「活動」數字線104連接到電源電壓(Vcc)。應該明白，一旦在「啟動」P感測放大器之後，對節點A施加充電電壓，就必須再一次導通隔離電晶體108。這樣在節點A上存在的充電電壓與「活動」數字線104之間提供電通路。如果隔離電晶體處於斷開狀態，則充電電壓與「活動」數字線104隔離。
如果隔離電晶體108導通，則將充電電壓(Vcc)施加到「活動」數字線104。此外，如果存儲單元電晶體118處於導通狀態(WL活動)，則「活動」數字線104上的充電電壓將存儲單元電容器120充電到其滿容量。然後，通過清除字線122上的柵壓，使存儲單元電晶體118斷開。現在，存儲單元電容器120上的電荷被恢復，並使它與數字線104隔離。
例如，如果相對來說，存儲單元116上未存儲電荷(即，邏輯「0」)，則相反，一存取存儲單元116，電荷共享就使「活動」數字線104的偏置電壓相對於「基準」數字線102的偏置電壓降低。隔離電晶體106、108一導通，感測接線180、178就分別接收「活動」數字線104的偏置電壓和「基準」數字線102的偏置電壓。然後，隔離電晶體106、108斷開，並「啟動」感測放大器。感測放大器100檢測到「活動」數字線104的偏置電壓相對於「基準」數字線102的偏置電壓降低。因此，在「啟動」感測放大器100之後，通過節點A和隔離電晶體108(處於導通狀態)，將地電壓基準信號(即，0V)施加到「活動」數字線104。為了恢復存儲單元116(到邏輯「0」)，必須存取該單元，因此，電晶體118完全處於導通狀態。
圖3示出本發明的第二實施例。圖1和3所示的實施例之間的一個差別是，在圖3上，耦合/去耦合電容器134、144連接到節點A和B，而不象在圖1中那樣，直接連接到數字線104和102。
如圖3所示，通過節點A，感測放大器100的感測接線180連接到隔離電晶體108的端子109a。感測放大器100與隔離電晶體108之間的這種接線被稱為第一「連線節點(gut-node)」300。耦合/去耦合電容器134的端子136連接到信號驅動器132(如圖1所示)。在節點A，耦合/去耦合電容器134的端子138連接到「連線節點」300。
同樣，通過節點B，感測放大器100的感測接線178連接到隔離電晶體106的端子107b。感測放大器100與隔離電晶體106之間的這種接線被稱為第二「連線節點(gut-node)」302。耦合/去耦合電容器144的端子146連接到信號驅動器142(如圖1所示)。在節點B，耦合/去耦合電容器144的端子148連接到「連線節點」302。
圖4示出用於圖3的耦合/去耦合器件配置的電圖解表示。正如上面的段落所述，耦合/去耦合電容器134和144分別連接到「連線節點」300和302，而不是直接將它們連接到數字線。在電路中，「連線節點」電容404被表示為具有到「連線節點」的第一接線和到地的第二接線的電容器。該「連線節點」電容不是諸如耦合/去耦合電容器410的製造元件。它是存在的寄生效應，因此，它不包括在圖3所示的電路圖中。
耦合/去耦合電容器410具有第一接線端子和第二接線端子，其中第一接線端子412從信號源的電壓驅動器器件接收耦合/去耦合驅動電壓信號(VCSL)。耦合/去耦合電容器410的端子414連接到「連線節點」，並因此連接到「連線節點」電容器404的第一接線。因此，在耦合/去耦合電容器410與「連線節點」電容器404之間形成電容器網，其中通過對耦合/去耦合電容器410的端子412施加適當耦合/去耦合驅動電壓信號(VCSL)，可以從「連線節點」去耦合電壓，或者使電壓耦合到該「連線節點」。下面的等式(2)也說明了這種情況VNODE=CcCc+Cgut-nodeVCSL----(2)]]>其中ΔVNODE是「連線節點」上的電壓的變化，CC是耦合/去耦合電容器410的電容，Cgut-node是「連線節點」上的電容404，ΔVCSL是耦合/去耦合驅動電壓信號(VCSL)產生的電壓轉換量。
通過將圖4的電圖解說明與圖3中的耦合/去耦合器件130、140進行比較，耦合/去耦合電容器410與耦合/去耦合電容器134和144等效。此外，第一或第二信號驅動器器件132、142產生VCSL，其中信號驅動器器件132產生第一驅動電壓信號(VCSL1)，而信號驅動器器件142產生第二驅動電壓信號(VCSL2)。兩個驅動電壓信號VCSL產生的電壓轉換量ΔVCSL提供必要信令，該必要信令使電壓耦合到相應數字線102和104上，或者從該相應數字線102和104去耦合電壓。「連線節點」的電容(Cgut-node)404是寄生元件。信號驅動器器件(132或者142)產生耦合/去耦合驅動電壓信號(VCSL)，該耦合/去耦合驅動電壓信號(VCSL)被耦合/去耦合電容器134和144接收。電壓轉換量ΔVCSL的轉換過渡方向(低到高或者高到低)確定是使電壓耦合到數字線，還是從數字線去耦合電壓。
等式(2)說明，通過提高耦合/去耦合電容器410的電容值和電壓電平變化ΔVSCL，可以實現更高百分比(或者比例)的耦合或者去耦合。將耦合/去耦合電容器134和144連接到「連線節點」300和302的優點是，可以實現更高比例或者百分比的電壓耦合/去耦合。這是因為，「連線節點」300和302的電容值更低。參考等式(2)，可以看出，對於給定的電壓去耦合量或耦合量，耦合/去耦合電容器134和144的電容基本較小，因為「連線節點」300、302的電容較小。在圖1所示的配置中，如果耦合/去耦合電容器134和144連接到相應數字線104和102，則數字線102和104的較高電容(Cdigitline)要求耦合/去耦合電容器134和144也具有成比例大的電容。因此，通過使用非常小的耦合/去耦合電容器134、144，「連線節點」電容實現電壓耦合。這樣有利於在DRAM存儲器件內製造物理上較小的電容器。此外，對於給定的耦合/去耦合電容器尺寸的制約，與直接從數字線獲得耦合/去耦合電壓(如圖1所示)相比，可以實現較大的電壓耦合/去耦合。這是因為，Cgut-node明顯小於Cdigitline(例如，十分之一)。參考等式(1)和(2)，對於恆定值的耦合/去耦合電容(CC)，Cdigitline和Cgut-node越小，則產生的電壓耦合量或去耦合量就越大。
為了使「連線節點」電容對被感測的數字線有效耦合電壓和去耦合電壓，在啟動感測放大器100時，應該使隔離電晶體106、108完全斷開，或者部分斷開。如果電晶體106、108處於完全導通狀態(即，處於飽和)，則對於每個數字線，數字線電容和「連線節點」電容電並聯。因此，總電容是數字線電容和「連線節點」電容之和，其中數字線電容顯著大於「連線節點」電容。參考等式(1)或等式(2)，增大分母上的總電容將顯著減小電壓耦合/去耦合比例或百分比。因此，如果隔離電晶體處於完全導通狀態，則顯著削弱了利用「連線節點」電容的優點。兩個隔離電晶體106、108應該處於斷開狀態，或者處於部分斷開狀態。
如上所述，信號驅動器器件(132或142)產生的電壓轉換量(ΔVCSL)通常介於地電壓與供電主線(VCC)之間，以將耦合/去耦合比例提高到最高。請注意，信號驅動器器件(132或142)可以在第一電壓與第二電壓之間改變(增大或者減小)電壓電平改變值(ΔVCSL)，以改變耦合/去耦合比例。還請注意，在任何給定數字線與信號驅動器器件之間均可以連接一個以上的耦合/去耦合電容器。
現在，參考圖5所示的時序圖，說明圖3所示的實施例的操作。如時序圖500所示，為了存取存儲單元116，在時間t0，字線電壓信號502(Vccp)施加到電晶體118的柵極122。該電壓信號量確保在後續感測操作和恢復操作期間使存儲單元116處於完全導通狀態。
如時序圖504所示，在時間t0，ISO選通信號506從Vcc/2升高到Vccp，以使隔離電晶體106和108的柵壓升高到高於其閾值。這樣使隔離電晶體106、108導通，以使「活動」數字線104上和「基準」數字線102上的電壓被相應「連線節點」300和302接收，並因此而被感測放大器100的感測接線180和178接收。
時序圖508示出連線節點300和302上的偏置電壓。如圖所示，在時間t0之前，以Vcc/2偏置連線節點300、302。在t0，一旦對存儲單元116(即，存儲的邏輯「1」)和隔離電晶體108進行存取，則在「活動」數字線104與存儲單元116之間共享電荷。這樣導致「活動」數字線偏置電壓的電壓升高(V2)。由於「活動」數字線104和連線節點300通過導通的隔離電晶體連接在一起，所以使第一「連線節點」偏置電壓510充電到升高的「活動」數字線偏置電壓(V2增加)。此外，在時間t0之後，第二「連線節點」偏置電壓512與「基準」數字線偏置電壓相同。
參考時序圖504，在時間t1，被施加到隔離電晶體106和108的選通信號506返回Vcc/2(或者更低)。這樣使電晶體106、108部分斷開或者完全斷開(取決於器件閾值)。在這兩種情況下，數字線102和104與相應連線節點302和300隔離。然而，升高的「活動」數字線偏置電壓和「基準」數字線偏置電壓分別出現(存儲)在「連線節點」300和「連線節點」302上。因此，還在感測放大器100的感測接線178和180接收這兩個偏置電壓。
現在，連線節點302和300與數字線102和104被充分隔離，在時間t2，利用耦合/去耦合器件140，從「基準」數字線102去耦合電壓。時序圖514示出信號驅動器器件142產生的耦合/去耦合驅動電壓信號(VCSL2)516。在時間t2，耦合/去耦合驅動電壓信號516實現從Vcc到地電壓的高到低電壓過渡(transition)(ΔVCsL)。信號驅動器器件142施加到電容器網(Cc和Cgut-node)的該電壓轉換量(ΔVCSL)去耦合現在存儲在「連線節點」302上的要求百分比或者比例的「基準」數字線偏置電壓。時序圖508示出這種情況，其中在時間t2，第二「連線節點」偏置電壓512降低(降低V1)。因此，「連線節點」302上的偏置電壓降低，從而支持改善刷新性能。
信號驅動器器件132產生耦合/去耦合驅動電壓信號(ΔVCSL1)518。如該時序圖所示，在時間t2，驅動電壓信號518不發生電壓過渡(ΔVCSL＝0)。參考等式(2)，不發生電壓耦合或去耦合(即，ΔVNODE＝0)，除非耦合/去耦合驅動電壓信號(VCSL)發生電壓過渡。因此，「連線節點」300上的偏置電壓不發生變化。
如時序圖520所示，在時間t3，「啟動」N感測放大器，其中公共節點接線166上的公共節點偏置電壓522從Vcc/2(電源電壓的一半)降低到接近地電壓。這樣使連線節點302接地，如時序圖508中的時間t4所示。在時序圖520的時間t5，「啟動」P感測放大器，其中公共節點接線170上的公共節點偏置電壓524從地電壓(0V)升高到Vcc(電源電壓)。這樣使連線節點300連接到電源電壓，如時序圖508中的時間瞬間t6所示。
如時序圖504所示，在時間瞬間t7，通過使ISO選通信號506的電壓從Vcc/2升高到Vccp，隔離電晶體被導通。因此，在「連線節點」300與「活動」數字線104之間建立電通路。因此，在「連線節點」300上施加的電源電壓還被「活動」數字線104接收。因為存儲單元電晶體118仍處於完全導通狀態，所以電源電壓使存儲單元電容器120完全充電。因此，通過將充電電壓(例如，電源電壓)施加到「活動」數字線104，完全恢復存儲單元116內的電荷。
圖6示出在感測放大器的感測操作期間，耦合到數字線及其相應「連線節點」和從數字線及其相應「連線節點」去耦合的信號發出方法。
時序圖602與圖5所示的時序圖514相同。時序圖602示出，在時間t2，第二耦合/去耦合驅動電壓信號604(VCSL2)實現從Vcc到地電壓的高到低電壓過渡(ΔVCSL)。這樣從存儲在「連線節點」302上的「基準」數字線偏置電壓進行電壓去耦合。第一耦合/去耦合驅動電壓信號606(VCSL1)處於「邏輯高」狀態，並使得在時間t2，沒有電壓過渡。因此，不使存儲在「連線節點」300上的「活動」數字線偏置電壓發生電壓變化。時序圖608示出處於「邏輯低」狀態的第一耦合/去耦合驅動電壓信號610(VCSL1)。再一次不使存儲在「連線節點」300上的「活動」數字線偏置電壓發生電壓變化。因此，「連線節點」偏置電壓保持不變(即，沒有耦合或去耦合)。如果該電壓保持恆定，則不發生電壓耦合或去耦合。
如上所述，通過使偏置電壓耦合到活動數字線或者「連線節點」，並從「基準」數字線或「連線節點」去耦合電壓，也可以提高DRAM器件的刷新性能。時序圖612示出用於實現這種情況的耦合/去耦合驅動電壓信號。時序圖612示出，在時間t2，第二耦合/去耦合驅動電壓信號614(VCSL2)實現從Vcc到地電壓的高到低電壓過渡(ΔVCSL)。這樣實現從存儲在「連線節點」302上的「基準」數字線偏置電壓去耦合電壓。此外，在時間t2，第一耦合/去耦合驅動電壓信號616(VCSL1)實現從地電壓到Vcc的低到高電壓過渡(ΔVCSL)。這樣實現將電壓耦合到存儲在「連線節點」300上的「活動」數字線偏置電壓。這樣將某個百分比或比例的低到高電壓過渡(ΔVCSL)耦合到「活動」數字線或「連線節點」，其中利用構成電容器網的電容器值確定耦合的比例或百分比。
正如在時間t2確定的那樣，第一耦合/去耦合驅動電壓信號616(VCSL1)實現低到高電壓過渡(ΔVCSL)，並使某個百分比或者比例的低到高電壓過渡(ΔVCsL)耦合到「活動」數字線或「連線節點」。根據本發明，第二耦合/去耦合驅動電壓信號614(VSCL2)可以保持恆定電壓(即，沒有電壓過渡)，因此不從「基準」數字線去耦合電壓。通過僅提高「活動」數字線上的偏置電壓，也可以提高刷新性能。
請注意，在圖1所示的實施例中，利用耦合/去耦合電容器(例如，電容器134)的電容和數字線電容(例如，「活動」數字線104的Cdigitline)確定耦合/去耦合比例或者耦合/去耦合百分比。作為一種選擇，在圖3所示的實施例中，利用耦合/去耦合電容器(例如，電容器134)的電容和相應「連線節點」電容(例如，位於300的Cgut-node)確定耦合比例或耦合百分比。
還請注意，為了說明問題，對特定「活動」或「基準」數字線進行了說明。根據本發明，耦合/去耦合器件連接到與特定感測放大器對應的任何一對數字線。
圖7示出包含本發明的系統。系統700包括多個DRAM晶片775、處理器770、存儲器控制器772、輸入裝置774、輸出裝置776以及光存儲裝置778。DRAM晶片775包括圖1和3分別示出的實施例之一。通過總線771，在處理器770與存儲器控制器772之間傳送數據信號和控制信號。同樣，通過總線773，在存儲器控制器772與DRAM晶片775之間傳送數據信號和控制信號。輸入裝置774可以包括例如鍵盤、滑鼠、觸摸板顯示屏或者允許用戶將信息輸入系統700內的其它任何適當裝置。輸出裝置776可以包括例如視頻顯示單元、印表機或者可以對用戶提供輸出數據的其它任何適當裝置。請注意，作為一種選擇，輸入裝置774和輸出裝置776還可以是單個輸入/輸出裝置。存儲裝置778可以包括例如一個或者多個磁碟驅動器或磁帶驅動器。
因此，顯然，所提供的DRAM感測放大器具有改善的刷新性能。本技術領域內的技術人員明白，除了上述實施例，也可以實現本發明，提供上述實施例是為了說明，而不是為了限制，而且僅由下面的權利要求限定本發明。
權利要求
1.一種具有多個數字線和多個感測放大器的動態隨機存取存儲器(DRAM)，所述感測放大器分別耦合到一對相鄰所述數字線，所述一對相鄰數字線分別包括第一數字線和第二數字線，所述DRAM包括第一電壓耦合/去耦合器件，具有連接到所述第一數字線的輸出端；第二電壓耦合/去耦合器件，具有連接到所述第二數字線的輸出端，其中所述第一電壓耦合器件使第一電壓電容連接到所述第一數字線；以及所述第二電壓耦合器件從所述第二數字線去耦合第二電壓。
2.根據權利要求1所述的DRAM，其中所述電壓耦合/去耦合器件包括電壓驅動器，具有輸出端，其中所述電壓驅動器從所述輸出端產生第一驅動電壓信號或第二驅動電壓信號；以及電容器，具有第一接線端子和第二接線端子，所述第一接線端子連接到所述驅動器輸出端，而所述第二接線端子連接到所述數字線之一。
3.根據權利要求1所述的DRAM，進一步包括一對隔離電晶體，其中所述感測放大器之一通過所述隔離電晶體之一連接到所述第一數字線，而通過所述隔離電晶體之另一連接到所述第二數字線。
4.根據權利要求2所述的DRAM，其中所述耦合/去耦合器件的輸出端包括所述電容器的所述第二接線端子。
5.根據權利要求2所述的DRAM，其中所述第一電壓是某個比例的所述第一驅動電壓信號，而所述第二電壓是某個比例的所述第二驅動電壓信號。
6.根據權利要求2所述的DRAM，其中所述第一驅動電壓信號包括轉換到更高電壓量值的電壓。
7.根據權利要求6所述的DRAM，其中所述第二驅動電壓信號包括轉換到更低電壓量值的電壓。
8.根據權利要求7所述的DRAM，其中所述第一和第二驅動電壓信號是可控變量。
9.一種動態隨機存取存儲器(DRAM)，包括第一和第二數字線，分別具有線接線；第一和第二電晶體，分別具有第一和第二端子，所述第一電晶體的所述第二端子連接到所述第一數字線的所述線接線，而所述第二電晶體的所述第二端子連接到所述第二數字線的所述線接線；各感測放大器，分別具有第一和第二感測接線，所述第一感測接線連接到所述第一電晶體的所述第一端子，而所述第二感測接線連接到所述第二電晶體的所述第一端子；以及第一和第二電壓耦合/去耦合器件，分別具有輸出端，其中所述第一電壓器件輸出端連接到所述第一感測接線和所述第一電晶體的所述第一端子；以及所述第二電壓器件輸出端連接到所述第二感測接線和所述第二電晶體的所述第一端子。
10.根據權利要求9所述的DRAM，其中所述電壓耦合/去耦合器件分別包括電壓驅動器，具有輸出端，其中所述電壓驅動器產生驅動電壓信號；以及電容器，具有第一接線端子和第二接線端子，所述第一接線端子連接到所述電壓驅動器的所述輸出端，而所述第二接線端子連接到所述感測接線之一，其中每個所述電壓耦合/去耦合器件對所述感測接線之一施加耦合電壓或去耦合電壓。
11.根據權利要求10所述的DRAM，其中所述耦合電壓是某個比例的所述電壓信號，而所述去耦合電壓是某個比例的所述電壓信號。
12.根據權利要求10所述的DRAM，其中所述電壓信號包括轉換到較高電壓量值的電壓。
13.根據權利要求10所述的DRAM，其中所述電壓信號包括轉換到較低電壓量值的電壓。
14.根據權利要求10所述的DRAM，其中所述電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓低於所述第二電壓。
15.根據權利要求10所述的DRAM，其中所述電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓高於所述第二電壓。
16.根據權利要求15所述的DRAM，其中所述第一電壓和所述第二電壓是可控變量。
17.根據權利要求9所述的DRAM，其中所述第二電壓耦合/去耦合器件包括電壓驅動器，具有輸出端，其中所述電壓驅動器產生驅動電壓信號；以及電容器，具有第一接線端子和第二接線端子，所述第一接線端子連接到所述驅動器的所述輸出端，而所述第二接線端子連接到所述第二感測接線，其中所述第二電壓耦合/去耦合器件對所述第二感測接線施加去耦合電壓。
18.根據權利要求9所述的DRAM，其中所述第一電晶體包括柵極端，在施加適當柵壓時，所述柵極端在所述第一端子與所述第二端子之間實現導電性。
19.根據權利要求9所述的DRAM，其中所述第二電晶體包括柵極端，在施加適當柵壓時，所述第二電晶體的所述柵極端在所述第一端子與所述第二端子之間實現導電性。
20.一種動態隨機存取存儲器(DRAM)感測放大器器件，包括N感測放大器，具有第一和第二交叉耦合NMOS電晶體；P感測放大器，具有第一和第二交叉耦合PMOS電晶體，所述第一交叉耦合PMOS電晶體與所述第一交叉耦合NMOS電晶體相鄰，而所述第二交叉耦合PMOS電晶體與第二交叉耦合NMOS電晶體相鄰；第一和第二感測接線，所述第二感測接線將所述第一交叉耦合NMOS電晶體和所述第一交叉耦合PMOS電晶體連接到第一隔離電晶體，而所述第一感測接線將所述第二交叉耦合NMOS電晶體和所述第二交叉耦合PMOS電晶體連接到第二隔離電晶體；第一耦合/去耦合電容器具有第一接線端子和第二接線端子，所述第一接線端子連接到第一電壓驅動器器件，而所述第二接線端子連接到所述第二感測接線；以及第二耦合/去耦合電容器具有第三接線端子和第四接線端子，所述第三接線端子連接到第二電壓驅動器器件，而所述第四接線端子連接到所述第一感測接線。
21.根據權利要求20所述的DRAM感測放大器器件，其中所述第一電壓驅動器器件包括第一輸出端，所述第一輸出端產生第一和第二驅動電壓信號。
22.根據權利要求20所述的DRAM感測放大器器件，其中所述第二電壓驅動器器件包括第二輸出端，所述第二輸出端產生第一和第二驅動電壓信號。
23.根據權利要求21所述的DRAM器件，其中所述第一驅動電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓低於所述第二電壓。
24.根據權利要求21所述的DRAM器件，其中所述第二驅動電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓高於所述第二電壓。
25.根據權利要求22所述的DRAM器件，其中所述第一驅動電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓高於所述第二電壓。
26.根據權利要求22所述的DRAM器件，其中所述第二驅動電壓信號包括第一電壓，所述第一電壓轉換到第二電壓，其中所述第一電壓低於所述第二電壓。
27.一種在動態隨機存取存儲器(DRAM)感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；從所述第二數字線電容去耦合電壓，以產生第二數字線偏置電壓；以及啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷。
28.根據權利要求27所述的方法，其中啟動所述感測放大器將所述第一數字線偏置電壓與所述第二數字線偏置電壓之間的電壓差進行比較。
29.根據權利要求28所述的方法，其中從所述第二數字線電容去耦合所述第二電壓降低對所述第二數字線施加的電偏置電壓。
30.一種在DRAM感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線通過第一隔離電晶體連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線通過第二隔離電晶體連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；導通所述第一隔離電晶體，使得所述第一感測接線導電地連接到所述第一數字線；導通所述第二隔離電晶體，使得所述第二感測接線導電地連接到所述第二數字線；斷開所述第一隔離電晶體，使得所述第一感測接線與所述第一數字線電隔離；斷開所述第二隔離電晶體，使得所述第二感測接線與所述第二數字線電隔離；從所述第二感測接線電容去耦合第二電壓，以產生第二感測接線偏置電壓；以及啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷。
31.根據權利要求30所述的方法，其中導通所述第一隔離電晶體將所述第一數字線偏置電壓傳送到所述第一感測接線，以產生第一感測接線偏置電壓。
32.根據權利要求30所述的方法，其中導通所述第二隔離電晶體將所述第二數字線上的所述電壓傳送到所述第二感測接線。
33.根據權利要求30所述的方法，其中啟動所述感測放大器將所述第一感測接線偏置電壓與所述第二感測接線偏置電壓之間的電壓差進行比較。
34.根據權利要求30所述的方法，其中從所述第二感測接線電容去耦合所述第二電壓降低所述第二感測接線上的所述電壓。
35.一種在DRAM感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；使第一電壓電容耦合到所述第一數字線，所述第一電壓產生升高的第一數字線偏置電壓；以及啟動所述DRAM感測放大器以恢復所述存儲單元內的電荷。
36.根據權利要求35所述的方法，其中啟動所述感測放大器將所述升高的第一數字線偏置電壓與所述第二數字線的所述電壓之間的電壓差進行比較。
37.根據權利要求35所述的方法，其中使所述第一電壓電容耦合到所述第一數字線使對所述第一數字線施加的電壓升高。
38.一種在DRAM感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線通過第一隔離電晶體連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線通過第二隔離電晶體連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；導通所述第一隔離電晶體，使得所述第一感測接線導電地連接到所述第一數字線；導通所述第二隔離電晶體，使得所述第二感測接線導電地連接到所述第二數字線；斷開所述第一隔離電晶體，使得所述第一感測接線與所述第一數字線電隔離；斷開所述第二隔離電晶體，使得所述第二感測接線與所述第二數字線電隔離；使第一電壓電容耦合到所述第一感測接線，以產生第一感測接線偏置電壓；以及啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷。
39.根據權利要求38所述的方法，其中啟動所述感測放大器將所述第一感測接線偏置電壓與所述第二感測接線上的所述電壓之間的電壓差進行比較。
40.根據權利要求38所述的方法，其中使所述第一電壓電容耦合到所述第一感測接線使所述第一感測接線上的所述電偏置電壓升高。
41.一種在DRAM感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；使第一電壓電容耦合到所述第一數字線，以產生升高的第一數字線偏置電壓；從所述第二數字線電容去耦合第二電壓，以產生第二數字線偏置電壓；以及啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷。
42.根據權利要求41所述的方法，其中啟動所述感測放大器將所述升高的第一數字線偏置電壓與所述第二數字線偏置電壓之間的電壓差進行比較。
43.根據權利要求41所述的方法，其中從所述第二感測接線電容去耦合所述第二電壓使對所述第二數字線施加的所述電壓降低。
44.根據權利要求41所述的方法，其中使所述第一電壓電容耦合到所述第一數字線使對所述第一數字線施加的所述電壓升高。
45.一種在DRAM感測放大器內進行偏置感測的方法，所述感測放大器具有第一和第二感測接線，所述第一感測接線通過第一隔離電晶體連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線通過第二隔離電晶體連接到第二數字線，所述方法包括對所述第一和第二數字線施加電壓；在所述存儲單元內存取所述電荷，其中在所述存儲單元與所述第一數字線之間共享的電荷在所述第一數字線上產生第一數字線偏置電壓；導通所述第一隔離電晶體，使得所述第一感測接線導電地連接到所述第一數字線；導通所述第二隔離電晶體，使得所述第二感測接線導電地連接到所述第二數字線；斷開所述第一隔離電晶體，使得所述第一感測接線與所述第一數字線電隔離；斷開所述第二隔離電晶體，使得所述第二感測接線與所述第二數字線電隔離；使第一電壓電容耦合到所述第一感測接線，以產生第一感測接線偏置電壓；從所述第二感測接線電容去耦合第二電壓，以產生第二感測接線偏置電壓；以及啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷。
46.根據權利要求45所述的方法，其中啟動所述感測放大器比較所述第一感測接線偏置電壓與所述第二感測接線偏置電壓之間的電壓差。
47.根據權利要求45所述的方法，其中從所述第二感測接線電容去耦合所述第二電壓使對所述第二感測接線施加的所述電壓降低。
48.根據權利要求46所述的方法，其中使所述第一電壓電容耦合到所述第一感測接線使對所述第一感測接線施加的所述電壓升高。
49.一種在動態隨機存取存儲器(DRAM)感測放大器內進行偏置感測的設備，所述感測放大器具有第一和第二感測接線，所述第一感測接線連接到第一數字線，所述第一數字線連接到具有電荷的存儲單元，而所述第二感測接線連接到第二數字線，所述設備包括用於對所述第一和第二數字線施加電壓的裝置；用於在所述存儲單元內存取所述電荷的裝置，其中在所述存儲單元與所述第一數字線之間共享的電荷產生第一數字線偏置電壓；用於從所述第二數字線電容去耦合電壓，以產生第二數字線偏置電壓的裝置；以及用於啟動所述DRAM感測放大器，以恢復所述存儲單元內的電荷的裝置。
50.一種具有多個數字線、存儲單元以及感測放大器的動態隨機存取存儲器(DRAM)，所述DRAM包括電壓耦合/去耦合器件，具有連接到所述數字線之一的輸出端；其中在存取所述存儲單元之一之後，而在啟動所述感測放大器之一之前，所述電壓器件使電壓電容耦合到所述數字線之一，或者從所述數字線之一電容去耦合電壓，所述一個感測放大器連接到所述一個存儲單元。
51.一種系統，包括處理器；存儲器控制器；輸入/輸出裝置；動態隨機存取存儲器晶片，具有存儲單元陣列、多個數字線、感測放大器以及其輸出端連接到所述數字線之一的電壓耦合/去耦合器件，其中在存取所述存儲單元之一後，而在啟動所述感測放大器之一之前，所述電壓器件使電壓電容耦合到所述數字線之一，或者從所述數字線之一去耦合電壓，所述一個感測放大器連接到所述一個存儲單元；以及數據信號和控制信號總線連接到所述處理器、所述存儲器控制器、所述動態隨機存取存儲器以及所述輸入/輸出裝置。
全文摘要
在DRAM器件內設置電壓耦合/去耦合器件，以改善感測放大器的偏置感測，並因此而改善刷新性能。電壓耦合/去耦合器件使偏置電壓耦合到與感測放大器相連的相應數字線，或者從與感測放大器相連的相應數字線去耦合電壓。通過使電壓耦合到數字線或者從數字線去耦合電壓，可以增加刷新操作之間的時間間隔。
文檔編號G11C7/12GK1685438SQ03822633
公開日2005年10月19日 申請日期2003年8月26日 優先權日2002年8月29日
發明者戴維·J.·麥克艾洛伊, 史蒂芬·L.·卡斯伯 申請人:微米技術公司