基於時分復用實現多核處理器內核模擬的方法
2023-05-01 07:59:31
專利名稱：基於時分復用實現多核處理器內核模擬的方法
技術領域：
本發明涉及計算機體系結構領域，尤其涉及一種基於時分復用實現多核處理器內 核模擬的方法。
背景技術：
在計算機體系結構的研究過程中，一個關鍵的環節就是通過模擬來驗證設計的正 確性、評估體系結構的性能。目前有兩種主要的模擬方法，一種是使用軟體對系統進行模 擬，一種是使用硬體對系統進行模擬。由於硬體設備相對較高的成本，軟體模擬的設備成本 更低，軟體實現也比硬體實現相對要簡單，也易於修改，隨著處理器速度按照摩爾定律每18 個月速度翻一番，軟體不需做任何改變，其模擬速度也隨之加快。然而近年來，CPU的主要 改進方向由原先的主頻提升轉變為了核的數量的增加。對於模擬器的研究，這個發展方向 帶來的一個重要的問題就是進行全系統模擬的複雜度也會隨之大幅增加。軟體模擬的效率 主要取決於宿主機的主頻。在如今的多核時代，軟體模擬時，宿主機多核的優勢難以得到利 用，而被模擬的多核處理器將成倍地提升模擬的複雜度。所以儘管可用作軟體模擬宿主機 的性能也在提高，但與需要處理的這個問題的複雜度的提高不是一個級別的。隨著多核處理器的廣泛研究和應用，以及越來越多的並行應用的使用，軟體模擬 的不足也就凸現出來了。多核和並行使得用軟體來描述系統的難度大大提高，它們的執行 流程比串行的執行複雜得多，多核之間、多個進程之間的緩存一致性等問題也更為突出，周 期精確的模擬非常難以並行化，因而，軟體模擬也就越來越難以滿足系統結構研究的需求， 無法支持對多核和並行系統的快速有效的模擬。隨著處理器上集成的核的數量的增多，在 開展體系結構研究時全系統模擬的速度會大大降低。使用硬體模擬逐漸成為系統結構模擬 研究的新方向。FPGA(Field-Programmable Gate Array，即現場可編程門陣列)是一種可編程的 硬體，它在CPU的設計階段發揮著重要的作用。近年來FPGA在集成度方面的發展速度一直 沒有落後於CPU，在intel等CPU廠商開始普及45nm技術之後的一年左右時間，Altera也 已經推出了 40nm WMratix IV。使用FPGA進行指令集模擬的思路，是使用硬體描述語言 對模擬器進行實現，經編譯綜合後形成邏輯門和觸發器的排列燒入FPGA上工作。利用硬體 進行模擬，可以大幅提高模擬器的並行度，模擬效率也遠高於使用軟體模擬的效果。但單純 使用硬體進行處理器的模擬也有著幾個致命的問題首先硬體編程的開發周期長、編程調 試難度高，同時還存在著靈活性和適用性低下的問題。因此近年來對於多核處理器模擬的一個重要思路就是軟硬體混合，通過硬體實現 核心的指令集，對於不常用的，或者與體系結構相關性較大的指令通過高級語言協同模擬， 這樣既保證了模擬性能，也大大降低了整個系統的開發成本，同時可以比較方便地兼容一 個新的體系結構和指令集。使用FPGA進行系統結構模擬的平均有效模擬實驗次數能夠比軟體模擬提高1 2個量級。但是FPGA晶片本身往往是非常昂貴的，因而進行多核模擬時往往需要投入大量的成本在硬體設備的購買上，這對於研究來說是一個很大的開銷。Simics是一個用來進行全系統模擬的平臺。它提供了不俗的性能和足夠的兼容性 來運行各種作業系統。它也是第一個商業全系統模擬器，並且是印證全系統模擬的可行的 一個開端。Simics可以運行如VxWorks等嵌入式作業系統以及如Solaris、Linux、Tru64、 Windows系列等作業系統。它可以對嵌入式系統、桌面系統、多處理器系統、集群和這些系統 組成的網絡進行建模。Simics可以在指令級別模擬多種處理器，包括UltraSpark、Alpha、 x86、x64、PowerPC、IA64、MIPS 和 ARM 等處理器模型。總的來說，可以看到，目前軟體模擬覆蓋了各類指令集，同時對作業系統的兼容也 相當出色。但是國外已有基於FPGA的軟硬體混合加速模擬的研究PR0T0FLEX的軟硬體混 合模擬方案中使用FPGA對大多數指令進行模擬，對於少數複雜指令，例如I/O請求，則由 PC-Host上的軟體進行模擬。他們之所以做出這樣的設計，是因為實際的全系統仿真中，I/ 0指令很少出現。同時硬體模擬這類指令是一個十分複雜的操作，這樣的設計可以降低開發 成本。他們提出使用FPGA對大多數指令進行模擬，對於少數複雜指令，例如I/O請求，由 PC-Host上的軟體進行模擬。他們之所以做出這樣的設計，是因為實際的全系統仿真中，I/ 0指令很少出現。同時硬體模擬這類指令是一個十分複雜的操作，這樣的設計可以降低開發 成本，但是成本仍然較高。
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何實現在少數幾個軟核上同時模擬多核處理器的 多個內核，從而節約了硬體開銷。(二)技術方案為解決上述技術問題，本發明提供了一種基於時分復用實現多核處理器內核模擬 的方法，模擬方式為在M個處理器實例上執行多核處理器的N個內核的模擬，且N > M0其中，所述模擬方法包括以下步驟Si、在單塊FPGA板上，將多核處理器每個內核的每條指令的執行過程拆分成N個 步驟，將每個步驟分別利用一個流水段來執行，N個流水段組成一個流水線；S2、將所述多核處理器的N個核的指令依次接續地發射到所述流水線來執行。其中，在單塊FPGA板上執行多核處理器的N個內核的模擬。其中，所述N = 2n，其中η為正整數。本發明還提供了另一種實現多核處理器內核模擬的方法，將所述多核處理器的N 個內核的一部分指令以軟核模擬的方式來執行，另一部分以上述基於時分復用實現多核處 理器內核模擬的方法來執行。(三)有益效果本發明利用時分復用的思想，實現了在少數幾個軟核上同時模擬多核處理器的多 個內核，從而節約了硬體開銷(例如FPGA資源)，也避免了在多塊晶片之間進行傳輸可能引 發的問題以及一致性等問題，測試結果表明，該方法達到了很好的預期效果。另外，使用流水線來對多核處理器內核進行模擬，提高了硬體集成度以及保證了處理器在兼容其他指令 集時的靈活性。
圖1是本發明的方法流程圖；圖2、3分別是段間信號格式和操作碼格式示意圖；圖4 15 分別是 IFO 接口、IFl 接口、DEO 接口、DEl 接口、ALUO 接口、JBO 接口、 MMUl 接 口、MMU2 接口、WBO 接口、WB 1 接口、REG 接口禾Π CTRL 接口示意圖；圖16是對本發明的方法進行功能測試的結果圖；圖17是對本發明的方法進行性能測試的結果圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細說明。以下實施 例用於說明本發明，但不用來限制本發明的範圍。本發明使用了一條N段的流水線來對多核處理器內核進行模擬。與處理器本身的 流水線不同，這裡使用流水線的目的主要在於提高集成度以及保證被模擬的處理器在兼容 其他指令集時的靈活性。如圖1所示，本發明的方法包括以下步驟Si、在單塊FPGA板上，將多核處理器每個內核的每條指令的執行過程拆分成N個 步驟，將每個步驟分別利用一個流水段來執行，N個流水段組成一個流水線；S2、將所述多核處理器的N個核的指令依次接續地發射到所述流水線來執行。在 第N個核的指令發射後，第一個核上的指令正好完成執行，因此可以立即發射第1個核的下 一條指令。即以該流水的N個周期，模擬N核系統上所有處理器的一個周期。上述方法的主要創新點在於，不再是用一個處理器實例來對應每個處理器的模 擬，而是多個處理器的模擬是共用一塊FPGA資源的。片上只實現了少數個內核實例，多個 內核的模擬都是通過這少數幾個實例來完成的，而不是每個內核都有一個實例。通過將處 理器指令劃分為多個段的方式，使用指令流水的方式，將多個核的指令依次向該流水線發 射，在最後一個核的指令發射之後，第一個核上的指令剛好完成執行，因此可以立即發射第 一個核的下一條指令。這樣充分利用的FPGA資源，也提高了模擬的性能。由於從單個CPU的角度來看，每一條指令的發射都是在上一條指令完成了執行後 才開始，因此流水線的各個段落間不存在CPU上流水線中的數據相關和控制相關。以下舉例說明。可以用該方法實現一套模擬平臺。以16段流水的方式對16核處理器的常用指令 進行指令級模擬。利用Mos片上軟核進行複雜指令以及總線和內存的模擬，並同PC(個人 計算機)之間通訊。PC進行其他外設的模擬，同時負責對上述模擬平臺的監控。本發明還提出了如下一種藉助軟核來進行軟硬體混合模擬的方案將FPGA開發板通過PCI-E (是一種總線接口)同PC機相連，FPGA板上使用一條 16段的流水線完成對16個處理器的常用指令的模擬。流水線在外部的控制信號下工作/ 暫停。同時，FPGA上放置3個軟核分別負責內存的模擬、複雜指令的模擬、通過PCI-E同PC
5的通訊。通過16段流水模擬16個處理器。對於內存的模擬在總線上預留一段特殊地址存放訪存地址，當CACHE(高速緩存 器)未命中需要訪問內存時，通過CacheControler (緩存控制器)在總線上設置特殊信息， 軟核根據地址返回相應地址下的數據。而內存的實際模擬可以根據對性能的要求以及對 模擬容量的要求選擇使用SRAM(靜態隨機存儲器)>SDRAM(同步動態隨機存儲器)、甚至是 HardDisk (硬碟)。在CACHE完成裝填之前，該指令總是返回失敗，即PC保持不變。對於複雜指令在總線上預留一段特殊地址存放待處理的複雜指令與數據，模擬 流水線檢測到複雜指令後，修改該數據，將流水線使能置0。此時流水線暫時停止工作，觸發 負責複雜指令處理的片上軟核讀取該數據，根據指令內容完成相應功能後，讓流水線繼續 工作。其他外設的處理對總線上其他設備的訪問由片上軟核截獲後通過PCI-E請求PC 主機，PC主機上以軟體形式對這些設備進行模擬，根據PCI-E接口的請求做出響應。利用上述方法還可以實現一個基於FPGA的指令集多周期時分功能級模擬系統。 模擬系統可以在Kernel模式下模擬所描述的32位MIPS指令集中的算術邏輯類、分支跳轉 類以及訪存類的常用指令。模擬系統間的信號傳遞是一個循環的執行結構IF0生成PC信息、經過IFl取出 指令內容、在DEO進行解碼、在DEl取寄存器數據並生成公共控制信號、由ALU/JB/MMU中 的一條執行段流水線執行、三條流水線輸出的寫回信息在WBO匯總，WBO選擇有效的結果送 WBl處理、WB根據寫回信息選擇寫寄存器堆或者寫PC。其中PC信息的處理在IFO內進行。 寫寄存器堆的處理在REG中進行，REG到DEl有一條數據通路提供所有寄存器的信息。系統控制信號的作用是控制流水線工作，它同段間傳遞的數據信號構成各個流水 段的主要輸入。系統控制信號包括時鐘信號、復位信號、使能信號以及測試信號。實現中在兩個功能相鄰的流水段間通常使用1 位的段間信號進行通訊，信號格 式如圖2所示，包括4個32位的數據。其中操作碼為一個32位信號，包含了該指令對應操 作的語義，以及執行過程中生成的控制信息和結果信息。操作碼的語義規範如圖3所示。 其中，處理器標識指明當前執行的指令所屬的CPU ；功能段標識標示當前的指令應當由 哪個執行段來執行(算邏/分支跳轉/訪存)，在進入寫回段前，正確執行了該指令的執行 段，在執行結果有效的情況下，在向寫回段傳遞該信號時將此段填充為「111」；寫回方式選 擇說明該指令涉及到的改動範圍是通用寄存器還是特殊寄存器(如PC)；寫回寄存器編 號如果該指令需要對某個通用寄存器進行修改，該欄位指出改動寄存器的編號；保留位 為系統後續擴展提供方便；立即數標識局部信號，在解碼段指明三個操作數中對應位是 立即數還是寄存器編號；內部操作碼進入執行段時指定具體的執行功能，參考隨後的各 執行段的實現說明。1)實現取指段的IFO、IFl接口輸入控制信號(CTRL)、待修改PC的CPU編號(WBl)、修改後的PC數據(WBl)；輸出=PC(IFl)；功能生成當前的本段的CPU編號。讀取對應的PC信息輸出，並且該PC+4 ；接受 WBl發回的修改PC的請求(主要來自於JB類指令)，其中PC_ID的最高位為『1』表示該請 求有效；PC_ID的低4位表示待修改PC的CPU編號。PC_DAT為修改後的結果。
同一周期內，寫回的PC數據與讀出的PC對應的CPU編號必然不同，因此不存在衝 突問題。IFl接口的輸入控制信號(CTRL)、PC (WBO)；輸出=CODE(IFl)；功能由於暫時沒 有實現TLB，此處的功能為根據PC，從ROM裡取出相應指令。ROM使用32位位寬，由於目前 的測試代碼都比較小。因此分配IK的內存空間，8位的地址線。由於指令按4對齊，所以外 部硬連接實際地址線的第10位 第3位至ROM的地址線。由於目前ROM不是模擬頻率的 瓶頸，因此ROM的分配方式設置為自動。2)實現解碼段的接口DEO 接口 輸入控制信號(CTRL)、指令(IFl)輸出段間信號(DEl)功能識別指令，生成初始OP信號，根據解碼結果填寫OP中的功能段標識，寫回寄 存器編號，立即數標識，內部操作碼，完成部分指令的符號擴展。內部操作碼指定了操作的實際功能，是待模擬的指令集和內部實現間的接口，在 兼容新的指令集時可以僅更改此處的映射關係而不必修改具體的執行段實現。由於內部的 執行段只對實際的數據進行處理，而不考慮數據的來源，因此允許將不同的指令映射到同 一個內部操作碼上。例如ADDU與ADDIU的這兩條指令的實際功能是一樣的，他們的區別僅 在於參與計算的操作數的來源分別是寄存器和立即數，因此他們對應的內部操作碼是相同 的。DEl 接口輸入控制信號(CTRL)、寄存器堆狀態(REG)、段間信號(DEO)輸出解碼結果(ALU0、JB0、MEM0)功能根據立即數標識從寄存器堆狀態裡取出相應數據3)實現執行段的接口ALUO 接 口 輸入控制信號(CTRL)、解碼結果(DEl)輸出執行結果(WBO)功能根據操作碼決定實際執行的功能。如果DEl的執行段標示選中了本段，且指 令中的判斷語句(如果有)有效，則操作有效，將執行段標識置為111，以便寫回段辨識。執 行結果中0Ρ_Α寫寄存器。JBO 接口輸入控制信號(CTRL)、解碼結果(DEl)輸出執行結果(WBO)功能根據操作碼決定實際執行的功能。如果DEl的執行段標識選中了本段，且指 令中的判斷語句(如果有)有效，則操作有效，將執行段標識置為111，以便寫回段辨識。執 行結果中0Ρ_Α寫PC，0Ρ_Β寫寄存器。MMUl 接口輸入控制信號(CTRL)、解碼結果(DEl)輸出數據(MMU2)、操作碼(MMU2)、讀地址(RAM)、寫地址(RAM)、寫數據(RAM)
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功能該段實際上包含兩個流水段，根據解碼結果準備RAM的輸入信號，以及RAM 的工作。MMUl根據實際指令類型是讀或寫，傳遞解碼結果中的數據到MMU2，同時準備相應 的RAM地址信號和數據信號。由於暫不支持SH等寫半字指令，因此RAM配置為單讀口單寫口。讀寫使用統一時 鍾，存儲字長32位，總容量I。使用9位地址線，硬連接實際地址線的第11位 第3位。 設置寫地址使能埠，不設置讀地址使能，輸出不設置使能，採用直接輸出的方式輸出。MMU2 接 口 輸入控制信號(CTRL)、操作數(MMUl)、內部操作碼(MMUl)、訪存結果(RAM)輸出訪存結果(WBO)功能根據操作碼決定實際執行的功能。如果DEl的執行段標示選中了本段，且訪 存成功，則操作有效，將執行段標識置為111，以便寫回段辨識。執行結果中0Ρ_Α寫寄存器。4)寫回段實現WBO 接口輸入控制信號(CTRL)、算邏結果(ALUO)、分支跳轉結果(JBO)、訪存結果(MEM2)輸出寫回信息(WBl)功能檢查3個執行段返回的結果，如果有結果的功能段標識為111，則表示有需 要寫回的信息。傳遞該執行段的返回結果至WBl。WBl 接口輸入控制信號(CTRL)、寫回信息(WBO)輸出寄存器編號(REG)、寄存器數據(REG)、PC編號(IFO)、PC數據(IFO)功能根據寫回信息，生成對寄存器的修改信號以及對PC的修改信號向保存寄存 器信息的REG段以及保存PC信息的IFO段分發。5)其他流水段REG 接口 輸入控制信號(CTRL)、寫寄存器編號(WBl)、寫寄存器數據(WBl)輸出寄存器堆數據(DEl)、寄存器調試數據功能保存各CPU中通用寄存器的數據，接受WB的修改寄存器請求。其中寫寄存 器編號最高位為修改操作有效標記，隨後四位為修改的CPU編號，低5位為實際的通用寄存 器編號。該單元還直接提供所有寄存器數據至DEl供取寄存器數據時使用。同時輸出指定 的寄存器信息供調試使用。寄存器數據的存放沒有使用基於地址訪問的RAM晶片，而是直接通過邏輯單元實 現。這樣做雖然增加了邏輯資源的開銷，但是在DEl取寄存器數據時，可以同時並發地取3 個甚至更多的寄存器。同時可以方便地輸出寄存器的狀態供調試或驗證使用。CTRL 接口 輸入時鐘信號(PLL)、使能信息、RESET信號、調試信號輸出控制信號(各流水段)功能合併各個流水段使用到的控制信號，精簡各個流水段的輸入接口，另一方面 使得模塊圖看起來更簡潔，不易接錯控制信號。使能信號是未來方便從外部暫停流水線而 準備的，暫時沒有使用，調試和測試中接Vcc處理。Reset為復位信號，其為1時所有流水段立刻被初始化至預設狀態。Reset信號用於在上電後將各個寄存器隨機取值的狀態置為0， 也可以用於模擬器的重啟。上述流水段一共16個。下面對上述的軟硬體混合模擬方案進行功能和性能測試。通過一段簡單的機器語言來對模擬方案的正確性進行測試。該測試的語義如下
權利要求
1.一種基於時分復用實現多核處理器內核模擬的方法，其特徵在於，模擬方式為在M 個多核處理器實例上執行多核處理器的N個內核的模擬，且N > M0
2.如權利要求1所述的基於時分復用實現多核處理器內核模擬的方法，其特徵在於， 所述模擬方法包括以下步驟51、在單塊FPGA板上，將多核處理器每個內核的每條指令的執行過程拆分成N個步驟， 將每個步驟分別利用一個流水段來執行，N個流水段組成一個流水線；52、將所述多核處理器的N個核的指令依次接續地發射到所述流水線來執行。
3.如權利要求1所述的基於時分復用實現多核處理器內核模擬的方法，其特徵在於， 在單塊FPGA板上執行多核處理器的N個內核的模擬。
4.如權利要求1所述的基於時分復用實現多核處理器內核模擬的方法，其特徵在於， 所述N = 2n，其中η為正整數。
5.一種實現多核處理器內核模擬的方法，其特徵在於，將所述多核處理器的N個內核 的一部分指令以軟核模擬的方式來執行，另一部分以權利要求1 4任一項所述的方法來 執行。
6.如權利要求5所述的方法，其特徵在於，當N為16時，軟核的數目為3。
全文摘要
本發明公開了一種基於時分復用實現多核處理器內核模擬的方法，模擬方式為在M個處理器實例上執行多核處理器的N個內核的模擬，且N＞M。具有包括步驟所述模擬方法包括以下步驟S1、在單塊FPGA板上，將多核處理器每個內核的每條指令的執行過程拆分成N個步驟，將每個步驟分別利用一個流水段來執行，N個流水段組成一個流水線；S2、將所述多核處理器的N個核的指令依次接續地發射到所述流水線來執行。本發明在使用較少的FPGA資源的情況下，實現了對多個處理器內核的模擬。
文檔編號G06F9/38GK102073480SQ201010622510
公開日2011年5月25日 申請日期2010年12月28日 優先權日2010年12月28日
發明者張悠慧, 蘇格林, 鄭緯民, 錢自強 申請人:清華大學