包括可編程熔絲的半導體集成電路的製作方法

2023-05-01 03:11:21 1

專利名稱：包括可編程熔絲的半導體集成電路的製作方法
技術領域：
本公開文件的各個實施例總體而言涉及半導體集成電路，具體而言涉及包括可編 程熔絲的半導體集成電路。
背景技術：
隨著構成半導體集成電路的各個部件變得越來越小並且越來越多的部件被集成 在一個半導體晶片中，缺陷密度也隨之增加。缺陷密度的增加使得半導體裝置的成品率下 降。嚴重時，必須將形成有半導體裝置的晶片丟棄。為了減少缺陷密度，已經提出了採用冗餘電路來用冗餘單元替代缺陷單元。在半 導體存儲裝置的情況下，可以將冗餘電路設置在行線(例如字線)和列線(例如位線)中， 並且每個冗餘電路包括儲存缺陷單元地址信息的熔絲組群。熔絲組群包括具有多個熔絲線 的熔絲組陣列。可以通過對熔絲線進行選擇性雷射切斷，來對熔絲組進行編程。然而，現有的通過雷射來切斷的熔絲被間隔開的間距必須大於雷射對準公差，以 使它們不會受到相鄰的熔絲的熔斷的影響。因此，難以隨半導體存儲裝置的集成度成比例 地減小熔絲盒的面積。另外，現有的採用雷射修複方法的熔絲是不便利的，因為在封裝之後這種熔絲是 不實用的。

發明內容
在本發明的一個方面，一種半導體集成電路包括多個熔絲，所述多個熔絲被布置 為彼此間隔開預定的間距；以及頁緩衝器，所述頁緩衝器與所述多個熔絲電連接，並被配置 為確定是否將所述熔絲斷開，其中所述熔絲包括NAND快快閃記憶體儲串。所述NAND快快閃記憶體儲串 可以包括與位線連接的漏極選擇電晶體；與所述漏極選擇電晶體電連接的快閃記憶體單 元；以及連接在所述快閃記憶體單元與接地端子之間的源極選擇電晶體。所述熔絲可以被間隔開可以由光刻工藝所提供的最小間距。在本發明的另一個方面，一種半導體集成電路包括多個熔絲，所述多個熔絲的每 個包括快閃記憶體元件，所述快閃記憶體元件由第一電壓編程為切斷；以及頁緩衝器，所述 頁緩衝器與所述多個熔絲電連接，並被配置為確定切斷的熔絲。第一電壓可以比泵浦電壓高而比快閃記憶體元件的編程電壓低。所述熔絲與所述頁緩衝器可以通過位線電連接。


包含在本說明書中並構成本說明書的一部分的附示出與本發明相一致的各 個實施例，並且這些附圖與說明書描述一起用來解釋本發明的原理。圖1是描述根據本發明的一個實施例的半導體集成電路的熔絲陣列的示意圖。圖2是描述圖1的熔絲的詳細電路圖。
具體實施例方式在下文，將參照附圖並結合優選實施例描述根據本發明的包括可編程熔絲的半導 體集成電路。圖1是描述根據本發明的一個實施例的半導體集成電路的熔絲陣列的示意圖，圖 2是描述圖1的熔絲的詳細電路圖。參見圖1，熔絲陣列100包括多個熔絲模塊110。多個熔絲模塊110可以被布置為 矩陣的形式。各個熔絲模塊110可以具有相同的結構並且包括多個熔絲150和頁緩衝器200。 不論雷射對準公差如何，各個熔絲150可以被間隔開可以由光刻工藝提供的最小間距『d』、 即最小特徵尺寸。如圖2所示，每個熔絲150可以包括單個NAND快快閃記憶體儲串(NAND flashstring) 結構。每個熔絲150可以包括漏極選擇電晶體DST、源極選擇電晶體SST和連接在漏極選 擇電晶體DST與源極選擇電晶體SST之間的存儲器單元fc。快閃記憶體單元fc包括串聯連接的或者呈NAND結構的多個快閃記憶體元件ft。 快閃記憶體單元fc可以利用單個快閃記憶體元件來實現，或者可以通過將多個快快閃記憶體儲 器元件串聯連接來實現以便增加它們的切斷機率。漏極選擇電晶體DST可以被配置為響應於來自於漏極選擇線DSL的信號，將位線 BL的信號傳送給快閃記憶體單元fc。構成快閃記憶體單元fc並且串聯連接的多個快閃記憶體元件ft的控制柵極可以 共同連接到字線WL。源極選擇電晶體SST可以被配置為響應於源極選擇線SSL的信號，將快閃記憶體 單元fc的電壓放電至接地電壓。根據本實施例，可以將熔絲150編程為具有以下特徵。當漏極選擇電晶體DST和源極選擇電晶體SST導通時，經由字線WL向快快閃記憶體儲 器元件ft的控制柵施加高電壓。此時，所述高電壓可以處於快快閃記憶體儲裝置的編程電壓範 圍內。另一方面，在其他類型的存儲裝置中，所述高電壓可以比編程電壓低而比泵浦電壓 (VPP ；pumping voltage)高。在此情況下，快閃記憶體元件ft的浮置柵極通過經由字線WL施加的高電壓而帶 有負電荷。因此，可以提高快閃記憶體元件ft的閾值電壓。因此，雖然在編程之前(例如，在向字線WL施加電壓之前)電流持續流動，但是在 編程之後(例如，在向字線WL施加電壓之後)，電流的流動被中斷。因此，可以實現切斷狀 態(例如，熔絲切斷)。
與此同時，各個熔絲150可以經由它們的位線BL與相應的頁緩衝器200相連接。構成單個熔絲模塊110的多個熔絲150共享頁緩衝器200。頁緩衝器200被配置 為當對熔絲150進行編程和讀取時，執行讀出並放大的操作，例如作為鎖存器來操作。根據 一個實施例，頁緩衝器200可以被配置為具有常規的NAND快快閃記憶體儲頁緩衝器結構。當驅動冗餘電路時，頁緩衝器200以上述方式對快閃記憶體單元fc進行編程。冗 餘電路可以修復存儲裝置的失效；接收地址；在存儲裝置的讀取或寫入操作中讀取快快閃記憶體 儲器單元fc的數據；以及當地址彼此衝突時，訪問冗餘單元(未示出)。根據本實施例，熔絲包括快閃記憶體單元串。由於熔絲被配置為具有快閃記憶體 單元，因此不需要使熔絲間隔開的間距大於雷射對準公差。由於快閃記憶體單元串可以被 實現為非常緊湊的尺寸，因此還可以減小熔絲自身的面積。另外，由於可以通過向字線施加電壓來對包括快閃記憶體單元的熔絲進行編程， 因此，即使在封裝之後熔絲也可以執行修復操作。雖然以上已經描述了一些實施例，但是本領域技術人員將會理解的是，描述的實 施例僅僅是示例性的。因此，本文描述的半導體集成電路不應當限於描述的實施例。確切 地說，本文描述的半導體集成電路應當僅僅根據所附權利要求書並結合以上描述和附圖來 被限定。
權利要求
1.一種半導體集成電路，包括多個熔絲，所述多個熔絲被布置為彼此間隔開預定的間距；以及 頁緩衝器，所述頁緩衝器與所述多個熔絲電連接，並被配置為確定是否將所述熔絲斷開，其中，所述熔絲包括NAND快快閃記憶體儲串。
2.如權利要求1所述的半導體集成電路，其中，所述NAND快快閃記憶體儲串包括 與位線相連接的漏極選擇電晶體；與所述漏極選擇電晶體電連接的快閃記憶體單元；以及 連接在所述快閃記憶體單元與接地端子之間的源極選擇電晶體。
3.如權利要求2所述的半導體集成電路，其中，所述快閃記憶體單元包括串聯連接的 多個快閃記憶體元件。
4.如權利要求3所述的半導體集成電路，其中，所述多個快閃記憶體元件是通過經由 字線施加的高電壓而被編程的。
5.如權利要求4所述的半導體集成電路，其中，所述高電壓比泵浦電壓高而比所述快 快閃記憶體儲器元件的編程電壓低。
6.如權利要求2所述的半導體集成電路，其中，所述熔絲與所述頁緩衝器通過位線電 連接。
7.如權利要求1所述的半導體集成電路，其中，所述熔絲彼此被間隔開由光刻工藝所 限定的最小間距。
8.一種半導體集成電路，包括多個熔絲，所述多個熔絲的每個包括快閃記憶體元件，所述快閃記憶體元件由第一電 壓編程為切斷；以及頁緩衝器，所述頁緩衝器與所述多個熔絲電連接，並被配置為確定切斷的熔絲。
9.如權利要求8所述的半導體集成電路，其中，所述多個熔絲中的每個包括漏極選擇電晶體，所述漏極選擇電晶體與位線相連接，並被配置為響應於漏極選擇信 號而被驅動；串聯連接的多個快閃記憶體元件，所述多個快閃記憶體元件與所述漏極選擇電晶體電 連接，並被配置為響應於經由字線施加的第一電壓而被驅動；以及源極選擇電晶體，所述源極選擇電晶體連接在所述多個快閃記憶體元件與接地端子之 間，並被配置為響應於源極選擇信號而被驅動。
10.如權利要求9所述的半導體集成電路，其中，所述第一電壓比泵浦電壓高而比所述 快閃記憶體元件的編程電壓低。
11.如權利要求9所述的半導體集成電路，其中，所述熔絲與所述頁緩衝器通過位線電 連接。
12.如權利要求8所述的半導體集成電路，其中，所述熔絲被彼此間隔開由光刻工藝所 限定的最小間距。
13.—種包括快閃記憶體單元的半導體集成電路，所述快閃記憶體單元被用作修復熔絲。
全文摘要
本發明提供一種半導體集成電路，包括多個熔絲，所述多個熔絲被布置為彼此間隔開預定的間距；以及頁緩衝器，所述頁緩衝器與所述多個熔絲電連接，並被配置為確定是否將所述熔絲斷開。所述熔絲包括NAND快快閃記憶體儲串。所述NAND快快閃記憶體儲串包括與位線連接的漏極選擇電晶體；與所述漏極選擇電晶體電連接的快閃記憶體單元；以及連接在所述快閃記憶體單元與接地端子之間的源極選擇電晶體。
文檔編號G11C17/08GK102117658SQ201010269000
公開日2011年7月6日 申請日期2010年9月1日 優先權日2010年1月5日
發明者延殷美, 金洪謙 申請人:海力士半導體有限公司