一種具有多種時間常數的整流限幅電路和無源射頻標籤的製作方法
2023-05-01 05:24:51 2
一種具有多種時間常數的整流限幅電路和無源射頻標籤的製作方法
【專利摘要】本發明屬於射頻識別【技術領域】，具體指一種具有多種時間常數的整流限幅電路以及包含該整流限幅電路的無源射頻標籤，通過對整流限幅電路的兩路放電通路的控制端分別施予不同時間常數的，即以不同切換速度進行電壓幅度調整的模擬控制信號，實現對兩路放電通路的完全打開到完全關閉進行切換，根據天線端電荷量的大小以及標籤所處於的能量水平情況進行適應性的放電，以提高標籤的解調能力，並提升標籤的讀寫距離。
【專利說明】一種具有多種時間常數的整流限幅電路和無源射頻標籤
【技術領域】
[0001]本發明屬於射頻識別【技術領域】，具體是指一種具有多種時間常數的整流限幅電路以及包含該整流限幅電路的無源射頻標籤。
【背景技術】
[0002]無源射頻識別(Radio Frequency Identification, RFID)標籤本身不帶電池，其依靠讀卡器發送的電磁能量工作。由於它結構簡單、經濟實用，因而其在物流管理、資產追蹤以及移動醫療領域獲得了廣泛的應用。
[0003]無源RFID標籤工作時，其會從周圍環境中吸收讀卡器發送的電磁能量。無源RFID標籤在吸收能量之後，將一部分能量整流為直流電源，以供無源RFID標籤內部電路工作；無源RFID標籤還將另一部分能量輸入內部的調製解調電路，調製解調電路會對該能量中攜帶的幅度調製信號進行解調，並將解調後的信號發送給無源RFID標籤的數字基帶部分處理。
[0004]由於無源RFID標籤與讀卡器的距離是變化的，因此，當無源RFID標籤工作時，其從周圍環境中吸收的電磁能量也是變化的。當無源RFID標籤離讀卡器太近或讀卡器發送的電磁能量太強時，無源RFID標籤接收到的信號強度也較強，以至線圈上感應的電壓超過了晶片中整流器模塊所用的電晶體的耐壓極限，造成電晶體的永久性損壞，導致RFID標籤失效。
[0005]無源RFID標籤通過負載調製的方式傳輸數據到讀卡器，讀卡器端的線圈探測到RFID標籤端線圈的阻抗變化從而獲取數據。當無源RFID標籤離讀卡器太近或讀卡器發送的電磁能量太強時，從RFID標籤端耦合回來的負載調製信號容易造成讀卡器接受端的飽和，以至通訊失敗。這種失敗在讀卡器首先發命令然後等待RFID標籤應答的RTF通訊模式(Reader Talk First)下更容易發生。
[0006]同時,在RTF通訊模式(Reader Talk First)下,讀卡器首先向標籤發送能量,此為下行通訊，標籤耦合該能量並讀取其中的解調信號後，標籤執行解調命令並將處理結果發回至讀卡器，此為上行通訊。如果採取半雙工通訊方式，那麼在上行通訊過程中，由於讀卡器已經停止向標籤發送能量，因此標籤進行命令解調以及上行通訊均是依靠讀卡器下行通訊時發送的有限的能量，如果能量過低，則標籤無法很好的解調命令並執行上行通訊，即讀卡器無法讀取標籤中的數據，因此，需要將讀卡器更加的靠近標籤以在下行通訊階段為標籤發送更多的能量來使得標籤可以完成整個命令解調及上行通訊。簡而言之，當標籤中能量過低時，將極大的影響標籤的讀寫距離，因此，需要對標籤的電源端進行有效的控制管理，當標籤端電壓過高時，需要儘快的打開放電通路以將多餘電荷洩放出去；當標籤端電壓過低時，需要關閉標籤的所有洩放通路以實現電源的最有效化使用。
[0007]為了解決上述耐壓可靠性和讀卡器接受飽和，以及標籤上行通訊過程中的能量保持問題，RFID標籤晶片電路內部需要施加幅度限制處理電路，以確保RFID標籤上的天線兩端電壓被限制在一個預定的數值。
【發明內容】
[0008]本發明實施例所要解決的技術問題在於，提供一種具有多種時間常數的整流限幅電路和無源射頻標籤，通過對無源射頻標籤的洩放通路進行調整來實現對電路電壓的控制，防止讀卡器端接收飽和現象的發生，並有效提升標籤的讀寫距離。
[0009]為實現上述目的，本發明所採取的技術方案為:
[0010]一種具有多種時間常數的整流限幅電路，所述電路包括:
[0011]諧振電容，與諧振電感並聯連接於第一天線端與第二天線端之間，用於與諧振電感組成諧振電路，接收外部電磁場並將其耦合至整流電路；
[0012]整流電路，其輸入端連接至第一天線端與第二天線端，用於將所述諧振電路耦合的交流電源轉換為直流電源並輸出至外部負載電路，同時其一路輸出端通過並聯連接的兩路洩流通路接地，用於在場強過強時將電荷輸出至地；
[0013]所述兩路洩流通路的輸入端分別連接至整流電路的輸出端，兩路洩流通路的控制端分別由具有不同時間常數的第一控制電路和第二控制電路控制，所述兩路洩流通路的輸出端相連並接地。
[0014]進一步的，所述第一控制電路包括第二電流鏡管、第一電阻、第二電阻、第五N型MOS管、第六N型MOS管以及第一 P型MOS管，
[0015]所述第二電流鏡管源極連接至電源端，漏極通過串聯連接的第一電阻與第二電阻接地，柵極連接至偏置電壓端，所述第五N型MOS管的源極接所述第二電流鏡管的漏極端，漏極接第一控制電路的輸出端，其柵極接控制信號端，所述第一 P型MOS管的源極接所述第二電流鏡管的漏極端，漏極接所述第一控制電路的輸出端，其柵極連接至所述第六N型MOS管的柵極，第六N型MOS管的漏極接所述第一控制電路的輸出端，源極接地，所述第一 P型MOS管的柵極和第六N型MOS管的柵極連接至與所述第五N型MOS管柵極端控制信號相反的控制信號端。
[0016]更進一步的，所述第二控制電路包括第三電流鏡管、第三電阻、第四電阻、邏輯串聯開關單元、第一電容、第二電容，以及第七N型MOS管，
[0017]所述第三電流鏡管源極連接至電源端，漏極通過串聯連接的第三電阻和第四電阻接地，柵極連接至偏置電壓端，所述邏輯串聯開關單元輸入端連接至所述第三電流鏡管的漏極端，輸出端接第二控制電路的輸出端，所述第一電容與第二電容並聯連接，第一電容與第二電容的正極相連並連接至邏輯串聯開關單元的輸出端，第一電容與第二電容的負極相連並接地，所述第七N型MOS管的源極端接地，柵極接控制信號端，其漏極接所述第二控制電路的輸出端。
[0018]本發明實施例的另一目的在於提供一種包括上述具有多種時間常數的整流限幅電路的無源射頻標籤。
[0019]本發明所述具有多種時間常數的整流限幅電路，在整流電路的輸出端並聯連接兩路放電通路，所述兩路放電通路的控制端分別由具有不同時間常數的模擬信號，即兩路電壓幅度有不同的上升與下降的變化速度的模擬信號控制，第一路模擬控制信號為一組並聯連接的邏輯開關，具有較小的時間常數，可快速的在有輸出信號與無輸出信號之間切換，使得受其控制的第一路放電通路在打開放電與關閉兩種狀態之間進行切換的速度較快，從而實現快速控制；第二路模擬控制信號為由邏輯串聯開關單元與電容組成的迴路，具有較大的時間常數，有輸出信號與無輸出信號狀態切換較慢，從而使得受其控制的第二路放電通路在打開放電與關閉兩種狀態之間切換的速度較慢，控制速度緩慢。本發明通過對兩路放電通路的控制端分別施予不同時間常數的，即以不同切換速度進行電壓幅度調整的模擬控制信號，實現對兩路放電通路的完全打開到完全關閉進行切換，根據天線端電荷量的大小以及標籤所處於的能量水平情況進行適應性的放電，以提高標籤的解調能力，並提升標籤的讀寫距離。
【專利附圖】
【附圖說明】
[0020]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0021]圖1是本發明的電路總體結構實施例一結構圖；
[0022]圖2是本發明的電路總體結構實施例二結構圖；
[0023]圖3是本發明的電路總體結構實施例三結構圖；
[0024]圖4是本發明的電路總體結構實施例四結構圖；
[0025]圖5是本發明的第一控制電路結構圖；
[0026]圖6是本發明的第二控制電路結構框圖；
[0027]圖7是本發明的第二控制電路實施例一結構圖；
[0028]圖8是本發明的第二控制電路實施例二結構圖；
[0029]圖9是本發明的第一控制電路和第二控制電路連接結構圖；
[0030]圖10是本發明閾值單元第一實施例結構圖；
[0031]圖11是本發明閾值單元第二實施例結構圖；
[0032]圖12是本發明閾值單元第三實施例結構圖。
【具體實施方式】
[0033]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
[0034]圖1是本發明的電路總體結構實施例一結構圖，本發明所述一種具有多種時間常數的整流限幅電路包括:
[0035]諧振電容C，其與諧振電感L並聯連接於第一天線端ini與第二天線端in2之間，用於與諧振電感L組成諧振電路，接收外部電磁場並將其耦合至整流電路；
[0036]整流電路，其輸入端連接至第一天線端ini與第二天線端in2，用於將所述諧振電路耦合的交流電源轉換為直流電源並輸出至外部負載電路，同時其一路輸出端通過並聯連接的兩路洩流通路接地，用於在場強過強時將電荷輸出至地；
[0037]所述兩路洩流通路的輸入端分別連接至整流電路的輸出端，兩路洩流通路的控制端分別由具有不同時間常數的第一控制電路和第二控制電路控制，所述兩路洩流通路的輸出端相連並接地。
[0038]本發明通過對兩路放電通路的控制端分別施予不同時間常數的，即以不同切換速度進行電壓幅度調整的模擬控制信號，實現對兩路放電通路的完全打開到完全關閉進行切換，根據天線端電荷量的大小以及標籤所處於的能量水平情況進行適應性的放電，以提高標籤的解調能力，並提升標籤的讀與距尚。
[0039]如圖1所示，所述整流電路包括並聯連接於第一天線端ini與第二天線端in2之間的第一整流支路和第二整流支路。
[0040]所述第一整流支路為橋式整流電路，其一輸出端接地，另一輸出端Vdd _連接至外部負載電路，用於將諧振電路耦合的交流電源轉換為直流電源為外部負載電路提供電源。
[0041]所述第二整流支路為連接於第一天線端ini與第二天線端in2之間的第五二極體D5和第六二極體D6，所述第五二極體D5和第六二極體D6的陰極端相連並連接至所述兩路洩流通路的輸入端。
[0042]第二整流支路的第二種實施例結構如圖2所示，該實施例中所述第二整流支路為連接於第一天線端ini與第二天線端in2之間的第五二極體D5和第六二極體D6，以及第七二極體D7和第八二極體D8，所述第五二極體D5和第六二極體D6陰極端相連並連接至第一路洩流通路的輸入端，所述第七二極體D7和第八二極體D8陰極端相連並連接至第二路洩流通路的輸入端。
[0043]相對於圖1所示的第一種實施例結構，圖2所示的第二整流支路的第二種實施例結構增加了進一步限幅洩放電流的控制靈活性。對應於不同時間常數的控制信號所控制的漏電洩放通路 ，整流器件D5，D6，D7，和D8的尺寸可以進一步優化調整，使得真正進入洩放通路的漏電流在不同的限幅點有不同電流大小，以達到系統優化的目的。同時，對D5，D6，D7，和D8器件尺寸的進一步考量，可以滿足與外界接觸的晶片管腳所能夠承受的靜電擊穿電壓指標需求，而不影響整體系統的性能，等同於增加了一個相對獨立控制的設計參數，易於達到更優化的可靠性設計。
[0044]第二整流支路的第三種實施例結構如圖3所示，所述第二整流支路為連接於第一天線端ini與第二天線端in2之間的第三N型MOS管匪3和第四N型MOS管NM4，所述第三N型MOS管匪3柵極和漏極分別連接至第一天線端，第四N型MOS管NM4柵極和漏極分別連接至第二天線端，第三N型MOS管匪3源極連接至第四N型MOS管NM4源極並連接至所述兩路洩流通路的輸入端。
[0045]第二整流支路的第四種實施例結構如圖4所示，所述第二整流支路為連接於第一天線端ini與第二天線端in2之間的第三N型MOS管匪3和第四N型MOS管NM4，以及第十N型MOS管匪10和第^^一 N型MOS管匪11，所述第三N型MOS管匪3柵極和漏極分別連接至第一天線端，第四N型MOS管NM4柵極和漏極分別連接至第二天線端，第三N型MOS管匪3源極連接至第四N型MOS管NM4源極並連接至第一路洩流通路的輸入端；所述第十N型MOS管匪10柵極和漏極分別連接至第一天線端，第十一 N型MOS管匪11柵極和漏極分別連接至第二天線端，第十N型MOS管匪10源極連接至第十一 N型MOS管匪11源極並連接至第二路洩流通路的輸入端。
[0046]相對於圖3所示的第三種實施例結構，圖4所示的第二整流支路的第四種實施例結構增加了進一步限幅洩放電流的控制靈活性。對應於不同時間常數的控制信號所控制的漏電洩放通路，整流器件匪3，NM4,匪10，和匪11的尺寸可以進一步優化調整，使得真正進入洩放通路的漏電流在不同的限幅點有不同電流大小，以達到系統優化的目的。同時，對匪3，NM4,匪10，和匪11器件尺寸的進一步考量，可以滿足與外界接觸的晶片管腳所能夠承受的靜電擊穿電壓指標需求，而不影響整體系統的性能，等同於增加了一個相對獨立控制的設計參數，易於達到更優化的可靠性設計。
[0047]所述兩路洩流通路為並聯連接的第一 N型MOS管匪I和第二 N型MOS管匪2，所述第一 N型MOS管匪I和第二 N型MOS管匪2的漏極連接至所述整流電路的輸出端，如前所述，第一 N型MOS管匪I和第二 N型MOS管匪2的漏極可連接後同時連接至整流電路的輸出端，也可以分成兩路分別連接至整流電路的輸出端，第一 N型MOS管匪1的柵極接第一控制電路輸出端Liml，源極接地形成第一路洩流通路，第二 N型MOS管匪2的柵極接第二控制電路輸出端Lim2，源極接地形成第二路洩流通路。
[0048]圖5是本發明的第一控制電路結構圖，所述第一控制電路包括第二電流鏡管PM5、第一電阻R1、第二電阻R2、第五N型MOS管匪5、第六N型MOS管NM6以及第一 P型MOS管PMl。
[0049]所述第二電流鏡管PM5源極連接至電源端VdcLout，漏極通過串聯連接的第一電阻Rl與第二電阻R2接地，柵極連接至偏置電壓端Vbias。
[0050]所述第五N型MOS管匪5的源極接所述第二電流鏡管PM5的漏極端，漏極接第一控制電路的輸出端Liml，其柵極接控制信號端，所述第一 P型MOS管PMl的源極接所述第二電流鏡管PM5的漏極端，漏極接所述第一控制電路的輸出端Liml，其柵極連接至所述第六N型MOS管NM6的柵極，第六N型MOS管NM6的漏極接所述第一控制電路的輸出端Liml，源極接地，所述第一 P型MOS管PMl的柵極和第六N型MOS管NM6的柵極連接至與所述第五N型MOS管NM5柵極端控制信號相反的控制信號端，本實施例中，所述第五N型MOS管NM5的柵極接測試信號testl，則第一 P型MOS管PMl的柵極和第六N型MOS管NM6的柵極接
與testl相反的測試信號當第五N型MOS管匪5柵極端的測試信號testl為I時，第五N型MOS管NM5導通，而testl為0，第一 P型MOS管PMl也導通，第六N型MOS管NM6
不導通，第一控制電路的輸出端Liml輸出信號至第一路洩流通路的控制端，即第一N型MOS管匪I的柵極，使所述第一路洩流通路打開，將第一天線端ini與第二天線端in2之間的電荷洩放至地；當第五N型MOS管匪5柵極端的testl為O時，第五N型MOS管匪5不導通，
而為I，第一 P型MOS管PMl也不導通，第六N型MOS管ΝΜ6導通，將第一控制電路輸
出端Liml的電荷下拉至地，使得Liml無輸出信號，則第一 N型MOS管匪I處於斷開狀態，第一路洩流通路關閉不放電，第一天線端ini與第二天線端in2之間的電荷維持。
[0051]所述第一電阻Rl與第二電阻R2串聯連接於第二電流鏡管PM5漏極與地之間，根據歐姆定律，第二電流鏡管PM5輸出的電流在第一電阻Rl與第二電阻R2串聯後產生的電壓即被由PMl和匪5組成的邏輯開關傳遞到Liml節點，所以，通過設定該第一電阻Rl與第二電阻R2的阻值大小，即可調整第一控制電路輸出端Liml的電壓幅度，Liml越大，則受其控制的第一 N型MOS管匪1打開的溝道越大，放電速度就越快。
[0052]圖6是本發明的第二控制電路結構圖，所述第二控制電路包括第三電流鏡管PM6、第三電阻R3、第四電阻R4、邏輯串聯開關單元、第一電容Cl、第二電容C2，以及第七N型MOS管 NM7。
[0053]所述第三電流鏡管PM6源極連接至電源端VdcLout，漏極通過串聯連接的第三電阻R3和第四電阻R4接地，柵極連接至偏置電壓端Vbias。所述邏輯串聯開關單元輸入端連接至第三電流鏡管PM6的漏極端，輸出端接第二控制電路的輸出端Lim2，所述第一電容Cl與第二電容C2並聯連接，第一電容Cl與第二電容C2的正極相連並連接至邏輯串聯開關單元的輸出端，第一電容Cl與第二電容C2的負極相連並接地，所述第七N型MOS管匪7的源極端接地，柵極接控制信號端，其漏極接所述第二控制電路的輸出端Lim2。
[0054]所述第三電阻R3與第四電阻R4串聯連接於第三電流鏡管PM6漏極與地之間，根據歐姆定律，第三電流鏡管PM6輸出的電流在第三電阻R3與第四電阻R4串聯後產生的電壓即被邏輯串聯開關單元傳遞到Lim2節點，所以，通過設定該第三電阻R3與第四電阻R4的阻值大小，即可調整第二控制電路輸出端Lim2的電壓幅度，Lim2越大，則受其控制的第二 N型MOS管匪2打開的溝道越大，放電速度越快。
[0055]所述邏輯串聯開關單元為至少一個邏輯開關，所述至少一個邏輯開關中，第八N型MOS管NM8的源極端與第二 P型MOS管PM2的源極端相連並連接至第三電流鏡管NM6漏極端作為所述邏輯串聯開關單元的輸入端，所述第八N型MOS管NM8的漏極端與第二 P型MOS管PM2的漏極端相連作為所述邏輯串聯開關單元的輸出端，所述第八N型MOS管NM8的柵極端接控制信號端，所述第二 P型MOS管PM2的柵極端連接至與所述第八N型MOS管NM8柵極端控制信號相反的控制信號端，本實施例中，所述第八N型MOS管NM8的柵極接解調信號demod,則第二 P型MOS管PM2的柵極接與demod相反的解調信號demod，如圖7所示。
[0056]作為對本發明所述邏輯串聯開關單元的另一種實施例結構，所述邏輯串聯開關單元為兩個邏輯開關，如圖8所示，所述第一個邏輯開關的結構如上，第八N型MOS管NM8的漏極端與第二 P型MOS管PM2的漏極端相連作為第一個邏輯開關的輸出端。第二個邏輯開關中，第九N型MOS管NM9的源極端與第三P型MOS管PM3的源極端相連並連接至所述第一個邏輯開關的輸出端作為第二邏輯開關的輸入端，所述第九N型MOS管NM9的漏極端與第三P型MOS管PM3的漏極端相連作為所述邏輯串聯開關單元的輸出端，所述第九N型MOS管NM9的柵極端接控制信號端，所述第三P型MOS管PM3的柵極端連接至與所述第九N型MOS管NM9柵極端控制信號相反的控制信號端，本實施例中，所述第九N型MOS管NM9的柵極接測試信號test2，則第三P型MOS管PM3的柵極接與test2相反的測試信號如圖8。
[0057]第一電容Cl與第二電容C2並聯連接,所述第一電容Cl與第二電容C2的正極相連並連接至邏輯串聯開關單元的輸出端，第一電容Cl與第二電容C2的負極相連並接地，所述第七N型MOS管ΝΜ7的源極端接地，柵極接控制信號端test2，其漏極接所述第二控制電路的輸出端Lim2。由於所述第一電容Cl與第二電容C2的電荷存儲作用，使得邏輯串聯開關單元的輸出端即第二控制電路的輸出端Lim2電壓輸出變得緩慢，且所述第一電容Cl與第二電容C2電容值越大，Lim2的變化越緩慢，其速度受Cl和C2電容容值的影響。
[0058]當所述邏輯串聯開關單元為如圖7所示的一個邏輯開關時，第八N型MOS管NM8柵
極端接解調信號demod,第二 P型MOS管PM2的柵極接與demod相反的解調信號demOd,第七N型MOS管NM7柵極端同時接解調信號demod。當第八N型MOS管NM8柵極端的demod信號為I時，第八N型MOS管NM8導通，而demod為0，第二 P型MOS管PM2導通，邏輯串
聯開關單元輸出，第二控制電路的輸出端Lim2輸出信號至第二路洩流通路的控制端，即第二 N型MOS管匪2的柵極，使所述第二路洩流通路打開，將第一天線端ini與第二天線端in2之間的電荷洩放至地，同時，邏輯串聯開關單元輸出為第一電容Cl和第二電容C2充電，其充電時間決定了 Lim2信號電壓幅度的變化快慢。而由於第七N型MOS管匪7柵極端的demod為0，第七N型MOS管NM7不導通。當第八N型MOS管NM8柵極端的demod信號為
O時，第八N型MOS管NM8不導通，而demod為I，第二 P型MOS管PM2也不導通，而第七N
型MOS管匪7導通，將第二控制電路輸出端Lim2的電荷下拉至地，使得Lim2無輸出信號，則第二 N型MOS管匪2處於斷開狀態，第二路洩流通路關閉不放電，第一天線端ini與第二天線端in2之間的電荷維持。
[0059]當所述邏輯串聯開關單元為如圖8所示的兩個邏輯開關時，由於第一邏輯開關與第二邏輯開關成串聯連接結構，只有當第一邏輯開關與第二邏輯開關同時導通時，第二控制電路的輸出端Lim2才有信號輸出，即要求demod與test2信號同時為I時，Lim2才有信
號輸出。而第七N型MOS管匪7柵極端的控制信號可任意米用demod.信號或者是test2'信號。如果採用democH言號，相當於在系統設計的層面，當系統處於接受並解調下行信號時，demod信號為「1」，而demod信號為「0」，為了確保解調器工作而不至於在過強能量情
況下發生解調失敗，此限幅電路需要對整流器發生限幅作用，即該第二控制電路的輸出端Lim2要有信號輸出，以實現將所述第二路洩流通路導通進行電流洩放。對於該電路的控制原理，即採用demod信號或者test2信號，或者其它的什麼信號作為控制信號，涉及所設計的具體射頻系統性能優化所要達到的指標，此處不再一一贅述。
[0060]所述第二電流鏡管PM5和第三電流鏡管PM6的柵極端同時連接至偏置電壓端Vbias,且所述第二電流鏡管PM5和第三電流鏡管PM6的尺寸成比例關係，當偏置電壓端Vbias有輸入偏置電壓時，第二電流鏡管PM5和第三電流鏡管PM6導通，則電源vdd_out端電流流過第二電流鏡管PM5和第三電流鏡管PM6的源漏極並分別流入所述第一控制電路和第二控制電路中。
[0061]作為對本發明進一步優化的實施結構，為了控制所述第一控制電路和第二控制電路的工作點，使第一控制電路和第二控制電路在電源端電壓vdd_out達到一定的電壓幅度後才打開進行工作，本發明將所述第二電流鏡管PM5和第三電流鏡管PM6的柵極分別連接至第一電流鏡管PM4，如圖9所示，所述第一電流鏡管PM4的源極連接至電源端vdd_out，漏極通過閾值單元接地。如此結構，將上述第一電流鏡管PM4、第二電流鏡管PM5以及第三電流鏡管PM6構成嚴格的鏡像映射結構，利用第一電流鏡管PM4的打開與關閉，控制第二電流鏡管PM5和第三電流鏡管PM6的打開與關閉，達到控制第一控制電路和第二控制電路打開與關閉的目的，即當電源端電壓vdd_out高於所述第一電流鏡管PM4的閾值電壓及閾值單元的閾值電壓之和時，第一電流鏡管PM4導通，其與柵極短接的漏極有輸出電壓作為電流鏡的偏置電壓，使得第二電流鏡管PM5和第三電流鏡管PM6打開；當電源端電壓vdd_out低於所述第一電流鏡管PM4的閾值電壓及閾值單元的閾值電壓之和時，第一電流鏡管PM4截止，其與柵極短接的漏極無輸出電壓，則第二電流鏡管PM5和第三電流鏡管PM6也截止，電源端電壓vdd_out無法通過第二電流鏡管PM5和第三電流鏡管PM6流入第一控制電路和第二控制電路內，則第一控制電路和第二控制電路均不工作。
[0062]由於第一電流鏡管PM4的閾值電壓固定存在，則通過設定所述閾值單元內的單向導通元器件的數量來決定該閾值單元的閾值電壓之和。該閾值單元可以為至少一個串聯連接的二極體，或者是至少一個串聯連接的P型MOS管，或者是至少一個串聯連接的N型MOS管。
[0063]所述至少一個二極體中，任一二極體陰極端與相鄰二極體陽極端連接形成串聯結構，第一個二極體陽極端連接至第一電流鏡管PM4的漏極端為所述閾值單元的輸入端，最後一個二極體陰極端接地為所述閾值單元的輸出端，如圖10 ；
[0064]所述至少一個P型MOS管中，任一 P型MOS管漏極端與相鄰P型MOS管的源極端連接形成串聯結構，第一個所述P型MOS管的源極連接至第一電流鏡管PM4的漏極端為所述閾值單元的輸入端，最後一個P型MOS管的漏極接地為所述閾值單元的輸出端，各P型MOS管的柵極均與漏極相連，如圖11 ；
[0065]所述至少一個N型MOS管中，任一 N型MOS管源極端與相鄰N型MOS管的漏極端連接形成串聯結構，第一個所述N型MOS管的漏極連接至第一電流鏡管PM4的漏極端為所述閾值單元的輸入端，最後一個N型MOS管的源極接地為所述閾值單元的輸出端，各N型MOS管的柵極均與漏極相連，如圖12。
[0066]本發明另一目的在於提供一種包括上述具有多種時間常數的整流限幅電路的無源射頻標籤，所述該無源射頻標籤的整流限幅電路輸出端並聯連接有兩路放電洩流通路，所述兩路放電通路的控制端分別由第一控制電路和第二控制電路所控制，所述第一控制電路根據一組開關管的打開與關閉使得第一控制電路快速的在有輸出信號與無輸出信號之間切換，從而使受其控制的第一路放電洩流通路快速的在打開放電與關閉兩種狀態之間進行切換，實現對天線端電荷的快速洩放；而第二控制電路由於在輸出端設有一組電容，使得第二控制電路在有輸出信號與無輸出信號之間切換的速度較慢，從而使受其控制的第二路放電洩流通路緩慢的在打開放電與關閉兩種狀態之間進行切換，實現對天線端電荷的慢速洩放。本發明通過對兩路放電通路的控制端分別施予不同時間常數的，即以不同切換速度進行電壓幅度調整的模擬控制信號，實現對兩路放電通路的完全打開到完全關閉進行切換，根據天線端電荷量的大小以及標籤所處於的能量水平情況進行適應性的放電，以提高標籤的解調能力，並提升標籤的讀與距尚。
【權利要求】
1.一種具有多種時間常數的整流限幅電路，其特徵在於，所述電路包括: 諧振電容，與諧振電感並聯連接於第一天線端與第二天線端之間，用於與諧振電感組成諧振電路，接收外部電磁場並將其耦合至整流電路； 整流電路，其輸入端連接至第一天線端與第二天線端，用於將所述諧振電路耦合的交流電源轉換為直流電源並輸出至外部負載電路，同時其一路輸出端通過並聯連接的兩路洩流通路接地，用於在場強過強時將電荷輸出至地； 所述兩路洩流通路的輸入端分別連接至整流電路的輸出端，兩路洩流通路的控制端分別由具有不同時間常數的第一控制電路和第二控制電路控制，所述兩路洩流通路的輸出端相連並接地。
2.根據權利要求1所述的具有多種時間常數的整流限幅電路，其特徵在於，所述整流電路包括並聯連接於第一天線端與第二天線端之間的第一整流支路和第二整流支路，所述第一整流支路的輸出端連接至外部負載電路，所述第二整流支路的輸出端通過並聯連接的兩路洩流通路接地。
3.根據權利要求2所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第二整流支路為連接於第一天線端與第二天線端之間的第五二極體和第六二極體，所述第五二極體和第六二極體陰極端相連並連接至所述兩路洩流通路的輸入端。
4.根據權利要求2所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第二整流支路為連接於第一天線端與第二天線端之間的第五二極體和第六二極體，以及第七二極體和第八二極體，所述第五二極體和第六二極體陰極端相連並連接至第一路洩流通路的輸入端，所述第七二極體和第八二極體陰極端相連並連接至第二路洩流通路的輸入端。
5.根據權利要求2所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第二整流支路為連接於第 一天線端與第二天線端之間的第三N型MOS管和第四N型MOS管，所述第三N型MOS管柵極和漏極分別連接至第一天線端，第四N型MOS管柵極和漏極分別連接至第二天線端，第三N型MOS管源極連接至第四N型MOS管源極並連接至所述兩路洩流通路的輸入端。
6.根據權利要求2所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第二整流支路為連接於第一天線端與第二天線端之間的第三N型MOS管和第四N型MOS管，以及第十N型MOS管和第十一 N型MOS管，所述第三N型MOS管柵極和漏極分別連接至第一天線端，第四N型MOS管柵極和漏極分別連接至第二天線端，第三N型MOS管源極連接至第四N型MOS管源極並連接至第一路洩流通路的輸入端；所述第十N型MOS管柵極和漏極分別連接至第一天線端，第十一 N型MOS管柵極和漏極分別連接至第二天線端，第十N型MOS管源極連接至第十一 N型MOS管源極並連接至第二路洩流通路的輸入端。
7.根據權利要求1所述的具有多種時間常數的整流限幅電路，其特徵在於，所述兩路洩流通路為並聯連接的第一 N型MOS管和第二 N型MOS管，所述第一 N型MOS管和第二 N型MOS管的漏極連接至所述整流電路的輸出端，第一 N型MOS管的柵極接第一控制電路輸出端，源極接地，第二 N型MOS管的柵極接第二控制電路輸出端，源極接地。
8.根據權利要求1所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第一控制電路包括第二電流鏡管、第一電阻、第二電阻、第五N型MOS管、第六N型MOS管以及第一 P型MOS管，所述第二電流鏡管源極連接至電源端，漏極通過串聯連接的第一電阻與第二電阻接地，柵極連接至偏置電壓端，所述第五N型MOS管的源極接所述第二電流鏡管的漏極端，漏極接第一控制電路的輸出端，其柵極接控制信號端，所述第一 P型MOS管的源極接所述第二電流鏡管的漏極端，漏極接所述第一控制電路的輸出端，其柵極連接至所述第六N型MOS管的柵極，第六N型MOS管的漏極接所述第一控制電路的輸出端，源極接地，所述第一 P型MOS管的柵極和第六N型MOS管的柵極連接至與所述第五N型MOS管柵極端控制信號相反的控制信號端。
9.根據權利要求1所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第二控制電路包括第三電流鏡管、第三電阻、第四電阻、邏輯串聯開關單元、第一電容、第二電容，以及第七N型MOS管， 所述第三電流鏡管源極連接至電源端，漏極通過串聯連接的第三電阻和第四電阻接地，柵極連接至偏置電壓端，所述邏輯串聯開關單元輸入端連接至所述第三電流鏡管的漏極端，輸出端接第二控制電路的輸出端，所述第一電容與第二電容並聯連接，第一電容與第二電容的正極相連並連接至邏輯串聯開關單元的輸出端，第一電容與第二電容的負極相連並接地，所述第七N型MOS管的源極端接地，柵極接控制信號端，其漏極接所述第二控制電路的輸出端。
10.根據權利要求9所述的具有多種時間常數的整流限幅電路，其特徵在於，所述邏輯串聯開關單元為至少一個邏輯開關，所述至少一個邏輯開關中，第八N型MOS管的源極端與第二 P型MOS管的源極端相連並連接至所述第三電流鏡管的漏極端作為所述邏輯串聯開關單元的輸入端，所述第八N型MOS管的漏極端與第二 P型MOS管的漏極端相連作為所述邏輯串聯開關單元的輸出端，所述第八N型MOS管的柵極端接控制信號端，所述第二 P型MOS管的柵極端連接至與所述第八N型MOS管柵極端控制信號相反的控制信號端。
11.根據權利要求1所述的具有多種時間常數的整流限幅電路，其特徵在於，所述第一控制電路通過第二電流鏡管連接至電源端，第二控制電路通過第三電流鏡管連接至電源端，所述第二電流鏡管和第三電流鏡管柵極分別連接至第一電流鏡管的柵極端，所述第一電流鏡管的源極連接至電源端，漏極通過閾值單元接地。
12.根據權利要求11所述的具有多種時間常數的整流限幅電路，其特徵在於，所述閾值單元為至少一個串聯連接的二極體，或者是至少一個串聯連接的P型MOS管，或者是至少一個串聯連接的N型MOS管， 所述至少一個二極體中，任一二極體陰極端與相鄰二極體陽極端連接形成串聯結構，第一個二極體陽極端連接至第一電流鏡管的漏極端為所述閾值單元的輸入端，最後一個二極體陰極端接地為所述閾值單元的輸出端； 所述至少一個P型MOS管中，任一 P型MOS管漏極端與相鄰P型MOS管的源極端連接形成串聯結構，第一個所述P型MOS管的源極連接至第一電流鏡管的漏極端為所述閾值單元的輸入端，最後一個P型MOS管的漏極接地為所述閾值單元的輸出端，各P型MOS管的柵極均與漏極相連； 所述至少一個N型MOS管中，任一 N型MOS管源極端與相鄰N型MOS管的漏極端連接形成串聯結構，第一個所述N型MOS管的漏極連接至第一電流鏡管的漏極端為所述閾值單元的輸入端，最後一個N型MOS管的源極接地為所述閾值單元的輸出端，各N型MOS管的柵極均與漏極相連。
13.一種無源射頻標籤，其特徵在於，所述無源射頻標籤包括如權利要求1-12中任一所述的具有多種時 間常數的整流限幅電路。
【文檔編號】G06K19/077GK103679259SQ201410009326
【公開日】2014年3月26日 申請日期:2014年1月8日 優先權日:2014年1月8日
【發明者】吳邊, 韓富強, 漆射虎 申請人:卓捷創芯科技（深圳）有限公司