存儲器單元、陣列、以及製造存儲器單元的方法

2023-05-01 05:00:06 1

專利名稱：存儲器單元、陣列、以及製造存儲器單元的方法
技術領域：
本發明涉及一種存儲器單元。再者，本發明涉及一種存儲器陣列。再者，本發明涉及一種存儲器單元的製造方法。
背景技術：
存儲器單元可特指一用來存儲一個或更多位元的計算機數據存儲裝置組成單位的任何物理實現。揮發性存儲器單元，例如隨機存取存儲器單元，特別是動態隨機存取存儲器(dynamic random access memory, DRAM)單元，需要電力維持所存儲的信息，而非揮發性存儲器單元，例如快閃記憶體單元，就算沒有電力仍可保持所存儲的信息。傳統DRAM存儲器單元包括一選定的電晶體及一存儲電容器，且可被稱為「1電晶體-1電容器」存儲器單元。所使用的電晶體及電容器的性能規格可對DRAM在速度、密度、及/或價格方面的最佳化造成嚴格限制。Z-RAM存儲器單元為「1電晶體-0電容器"DRAM存儲器單元(也即，不包括獨立的電容器)的示例，其依賴已知的浮體效應(floating body effect)，該效應造成電容形成於電晶體及其下的絕緣基板之間。US 5608250揭示一種揮發性存儲器單元，其中電荷局部性地被存儲在一矽基板及一柵極介電質之間的界面處。US 2007/0034922揭示一種帶有垂直圍繞柵極的揮發性/非揮發性存儲器單元。 一柵極絕緣堆疊被形成為三層的堆疊一穿隧絕緣層，一電荷阻擋層；及一電荷陷阱層，設置於穿隧絕緣層及電荷阻擋層之間。要將已知揮發性存儲器單元整合到可靠的高速高密度DRAM之中可能是困難且昂貴的。發明目的及概要本發明的目的之一為提供一種適合用於高密度計算機存儲器的存儲器單元，其中該存儲器單元易於以低價格高產量製造。為實現上述目的，提供根據各獨立權利要求所述的一存儲器單元、一陣列、及一存儲器單元的製造方法。根據本發明的示例性實施例，提供一種存儲器單元(其可存儲一個或以上位元的信息，該信息可藉由例如施加一讀取電壓於存儲器單元及監控所得讀取電流的方式被讀取)，其包括一電晶體(例如一場效應電晶體，特別是一金屬氧化物半導體場效應電晶體 (MOSFET))。電晶體可包括一基板(例如一半導體基板，例如一矽基板)、一第一源極/漏極區(其可通過例如注入摻質形成於基板的一第一表面部分上及/或其中)、一第二源極/ 漏極區(其可通過例如注入摻質形成於基板的一第二表面部分上及/或其中)、一柵極(其可形成於基板的上方，例如藉由沉積及圖案化一例如金屬或多晶矽的導電材料)、及設置於基板及柵極之間的一柵極絕緣層(其至少一部分可由電性絕緣材料組成，其中柵極絕緣層與基板直接接觸(例如沒有一額外層夾設於柵極絕緣層及基板之間)且包括電荷陷阱(其可包括半導體或電性絕緣的納入物(inclusions)、顆粒、或結構，上述納入物、顆粒、或結構易於捕捉、困住且保留例如電子或電洞的負電或正電的電荷載體)，該電荷陷阱分布於柵極絕緣層的整個體積(亦即，不只是集中在柵極絕緣層下部的體積(sub-volume)中)。根據本發明另一示例性實施例，提供一種形成於一共同基板中並具有上述特徵的多個存儲器單元的陣列。根據本發明又一示例性實施例，提供一種存儲器單元的製造方法，其中該方法包括以下步驟提供一基板；形成一第一源極/漏極區；形成一第二源極/漏極區；形成一柵極；及形成一柵極絕緣層，設置於該基板及該柵極之間，其中該柵極絕緣層直接接觸該基板且包括電荷陷阱，該電荷陷阱分布於該柵極絕緣層的整個體積。「存儲器單元」 一詞可特指一數據存儲裝置組成單位的任何物理實現，該裝置可用來存儲一位元(例如捕獲電荷的存在與否)或更多位元(例如額外考慮捕獲電荷的極性及 /或數量)。「電荷陷阱」一詞可特指一在柵極絕緣層的一能隙中的能階(例如一不連續能階或連續式能帶)，其特別適合用於藉由捕獲帶電顆粒(例如帶負電的電子或帶正電的電洞)存儲電荷。也可將柵極絕緣層中具有上述合適的捕獲能階的區域視為組成真正電荷陷阱的實體結構、島、納入物或顆粒。可稱相對應的能階為捕獲能階。電荷陷阱(或者稱為陷阱)的空間分布可為均勻或不均勻的。電荷陷阱的能量分布也可以是均勻或不均勻的。可由例如摻雜、化學反應或物理工藝，在柵極絕緣層中主動地(例如以可控制的方式有意地)引入或形成陷阱，或者可以修改已有的陷阱。如此一來，例如，陷阱的濃度可能改變(例如增加)、 陷阱的分布特性(例如空間或能量分布特性、或空間分布均勻度)可能改變及/或可能在能隙中產生新的(例如離散的)陷阱能階。因此，再結合速率(recombination rates)及再結合區域的位置可改變。例如，在一非化學計量化合物中，可因一元素的過多或不足而形成體陷阱(bulk trap)。電荷陷阱也可因不規律(irregularities)而原本就存在於一靠近柵極絕緣層及半導體基板界面的區域，所述的不規律例如是在絕緣層結晶結構中靠近界面的位置(例如離界面小於Inm的位置)。這些陷阱將稱為界面陷阱。這些界面陷阱及其所帶來效應的產生將會是難以控制的。分布於柵極絕緣層整個體積中的陷阱(例如在高於界面Inm的地方)將稱為體陷阱。此種體陷阱及其所帶來的效應的產生可被適當地控制。在一實施例中，體陷阱可存在於柵極絕緣層的整個體積之中，位於基板的一側且位於柵極的相反側。「非化學計量化合物」一詞可特指一化合物，其元素組成無法用明確界定的自然數之比表示，且因此可能違背定比定律(law of definite proportions) 0非化學計量化合物可為一包括晶格缺陷而可造成某元素過量或不足的固體(solid)。可藉由改變該固體中的電荷或其他原子、改變氧化態、或以具有不同電荷的其他元素原子替代，以補償所述缺陷。非化學計量化合物的示例可為例如氮氧化矽、過渡金屬氧化物(例如氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide))，特別是其中金屬不在最高氧化態的過渡金屬氧化物。「場效應電晶體(FET) 」 一詞可特指一電晶體，其中可藉由對柵極(可為一 MOS結構)施加的電壓而控制輸出電流(源極-漏極電流)。此種場效應電晶體可為一單片集成電路的一部分且可提供例如存儲器功能。「層」 一詞可特指藉由一特定材料或材料組合形成的任何物理結構，其中該結構的形狀可為平面或非平面。一圖案化或非圖案化層的不同部分可彼此連接或可形成不同的不連接的類似島狀的部分。「源極/漏極區」一詞可特指一源極區或一漏極區。由於源極區及漏極區的功能可視電晶體的操作模式(例如其所加的電壓)而定，因此「源極/漏極區」一詞可以是指一能夠作為源極區或作為漏極區的結構。「阱結構」一詞可特指一基板的摻雜表面部分。一阱結構可包括一通道區。「柵極」一詞可特指一導電結構，且可對其施加電壓以控制一半導體基板/阱的一通道區域的導電性。「柵極絕緣層」一詞可特指一至少部分電性絕緣的結構，其可避免柵極與通道之間的直接歐姆連通，並從而有助於場效應。例如，柵極絕緣層可為一具有均勻厚度的層。柵極絕緣層可將電荷陷阱容納於靠近柵極絕緣層及半導體基板的界面的一區域及/或靠近柵極絕緣層及柵極的界面的一區域及/或柵極絕緣層內部。「導電類型」一詞可特指電流是由正電或負電的流動電荷載子載送。一導電類型因此為被正電電荷載子載送的電流，而另一導電類型則為被負電電荷載子載送的電流。比起藉由η型電荷載子的傳導，可將藉由ρ型電荷載子的傳導表示為一互補傳導機制。被注入電荷陷阱的電荷載子可為上述任一種導電類型。存儲器單元的電晶體中「電晶體」 一詞可特指一場效應電晶體(FET)，特別是一絕緣柵極場效應電晶體(M0SFET)。可以一具有第一導電類型的摻質(例如ρ摻雜或η摻雜) 摻雜半導體基板。場效應電晶體的一通道區(例如一η通道區或一P通道區)可形成於半導體基板的一位於第一源極/漏極區及第二源極/漏極區之間的部分中，其中兩個源極/ 漏極區為與第一導電類型相反的第二導電類型。柵極絕緣層可形成於通道區上(例如直接位於其上)。柵極絕緣層可包括體陷阱，其分布於柵極絕緣層整個體積之中。在此之後，為簡單起見將只敘述基於η通道場效應電晶體的存儲器單元。基於ρ通道場效應電晶體的存儲器單元的建構及功能完全是可類比的。柵極可為例如一多晶矽或一金屬柵極。一般來說，柵極絕緣層整個體積之中體陷阱的存在可影響電流-電壓特性，特別是場效應電晶體的臨界電壓。陷阱被填入的場效應電晶體的臨界電壓(也就是電荷被存儲在陷阱裡)與陷阱未填入的場效應電晶體的臨界電壓會有所不同(例如偏移)。由於體陷阱被設置得基本上分布於柵極絕緣層的整個體積，可避免因不對稱電荷陷阱設置而造成的讀取異常。上述界面陷阱可因柵極絕緣層中的界面在半導體基板及柵極絕緣層之間的界面上造成的不規律而原本就存在，且該界面陷阱可以難於控制的方式影響存儲器單元電晶體的電流-電壓特性。因此，在僅包括這種界面陷阱的存儲器中編寫數據及從這種存儲器中讀取數據會缺乏可靠性及可重複性。根據本發明的一示例性實施例，臨界電壓偏移(例如臨界電壓因為正電被捕獲而降低、或者在相反情況下而增加)的主要因素將是因為體陷阱。特別來說，可消除或抑制界面陷阱所帶來的可能的不想要的且無法控制的效應。因此，存儲器單元可藉由從電荷陷阱(例如電子陷阱)存儲電荷及釋放電荷，特別藉由從體陷阱存儲及釋放電荷來運行。當體陷阱被過剩的電荷填入(例如通過低功率隧穿(low power tunneling)或者通道熱電子注入(channel hot electron injection) 而從通道直接隧穿電荷載子來注入電荷載子)，當在柵極施加正電壓時，因填入體陷阱而存在於柵極絕緣層中的負電荷可阻止半導體基板中在其與柵極絕緣層的界面處形成反轉層 (inversion layer)。因為此效應，相對於陷阱未被填入或只有基板界面陷阱被填入的場效應電晶體，該場效應電晶體的臨界電壓可能增加。當填入體陷阱(例如通過低功率隧穿或者通道熱電子注入而從通道直接隧穿電荷來注入電荷)，界面陷阱也可實質上被填入(例如界面陷阱可能在體陷阱開始被填入前就被填入)。然而，臨界電壓偏移的主要因素將是因為體陷阱。因此，當施加固定電壓於場效應電晶體的柵極、源極及/或漏極，可以一具有特性且可控的方式藉由存儲在體陷阱中的電荷來調節電流。調節的電流可明確地指示存儲器單元的數據內容。因此可提供一種簡單且可靠的基於電晶體的存儲器單元，且存儲器單元以有利的方式使用其能力來存儲體陷阱的電荷，且該體陷阱是主動地(例如有意地以可控制的方式)被引入、形成或改良於柵極絕緣層中。此種存儲器單元可適合用於一高密度計算機存儲器，其中存儲器單元易於以低價高產量製造。接著，將解釋更多存儲器單元的示例性實施例。然而，這些實施例也可用於陣列以及製造存儲器單元的方法。存儲器單元可為一水平柵極存儲器單元，柵極及柵極絕緣層的水平方向相對於半導體基板而被限定。存儲器單元可以平面本體(planar bulk)、平面絕緣體上矽 (silicon-on-insulator, S0I)及/或多柵極絕緣體上矽的集成方案加以實施。根據本發明的一示例性實施例，陷阱存儲的電荷密度高於或等於5 · 10_14C/cm2，特別是高於或等於10_13C/cm2。「陷阱裡存儲的電荷密度」 一詞可特指陷阱中可存儲或可被陷阱存儲(例如通過填滿所有陷阱)的總電量的絕對值(例如以庫侖為單位)與電晶體的有源面積(active area)之間的比率。「電晶體的有源面積」一詞可特指柵極絕緣層的有源面積。其可為例如柵極絕緣層在電晶體有源區上方接觸基板的表面的面積(例如物理面積或有效面積)。可被陷阱存儲的電荷密度特別取決於陷阱密度(可為陷阱數目與絕緣層體積之比、或陷阱數目與電晶體的有源面積之比)。因此，接下來「陷阱密度」一詞可特指按以上所述而與上述定義的存儲在陷阱裡的電荷密度相對應的陷阱密度。此種存儲在陷阱裡的電荷密度可保證在陷阱裡能夠存儲足以滿足存儲器單元執行其功能所需的電荷量。因此，可藉由存儲在陷阱裡的電荷實現足以操作存儲器單元的電流調節及相對應的臨界電壓偏移。並且，藉由如此密度的電荷陷阱(且因此，分別藉由陷阱存儲的電荷密度)，可消除只存在界面陷阱所造成的效應。體陷阱的密度可遠高於(例如8-10個數量級)界面陷阱的密度，且界面陷阱的影響僅會反映在電晶體的次閾值特性。因此，藉由如此特定選定的陷阱密度可提供一簡單且可靠的存儲器單元。根據本發明的一示例性實施例，電荷陷阱均勻地分布於該柵極絕緣層的整個體積。在此實施例中，在柵極絕緣層的整個體積中，每單位體積的電荷陷阱數目可為一常數或一至少大抵為常數的值。可由例如足夠高密度的陷阱來實現電荷陷阱的均勻分布。由於均勻的陷阱，能夠更可靠地調節存儲器單元的電流-電壓特性。另外，由於存儲器單元對於例如一照射的離子化輻射顆粒或光束可以較不敏感，從而其可變得更強健。雖然上述照射的離子化輻射顆粒或光束可造成其路徑中存儲在陷阱裡的電荷的損失且因此暫時建立一導電路徑，但由於均勻的陷阱使得這些損失將會是微不足道的。根據本發明的一示例性實施例，存儲器單元設置成一揮發性存儲器，特別是一無電容器的動態隨機存取存儲器單元。「揮發性存儲器單元」 一詞可特指一連續地或重複地需要電力來維持存儲信息的存儲器單元，例如一隨機存取存儲器單元(random access memory, RAM)，特別是一動態隨機存取存儲器(DRAM)。根據本發明的示例性實施例的存儲器單元可為DRAM單元的一示例，因為存儲器單元在電晶體的柵極絕緣層中存儲一位元的數據。因此，在傳統DRAM單元中電容器的電荷存儲功能被電晶體柵極絕緣層中的體陷阱取代。因此，該存儲器單元可被配置為「1電晶體-0電容器」的存儲器單元。因為存儲在電晶體柵極絕緣層中的電荷最終可漏出，所以可能需要周期性地更新電荷。然而，與傳統DRAM 單元相反的是，該存儲器單元的保留時間(retention time)可被顯著地提升且更新速率可對應地降低。所述保留時間可增加到幾秒(例如保留時間可為1-10秒，特別是5-10秒)。 揮發性存儲器單元可被稱為DRAM單元，特別是「 1電晶體-0電容器」的DRAM單元，儘管如此，與傳統DRAM單元相反的是，由於在讀取存儲器單元時陷阱中的電荷可被維持，因而該存儲器單元的讀取可為非破壞性的。此種揮發性存儲器單元建造起來非常簡單，因為只需要一個電晶體來存儲一位元。根據本發明的一示例性實施例，柵極絕緣層的厚度為1. 5-5nm。在此範圍的柵極絕緣層的厚度可確保存儲器單元的電晶體的速度夠快。再者，柵極絕緣層具有如此厚度可使存儲器單元在一確保存儲器單元能夠可靠操作的電壓下操作。再者，柵極絕緣層可夠厚以存儲足夠的電荷來讓存儲器單元能夠可靠操作。具有如此厚度的柵極絕緣層可抑制因界面陷阱(例如因為半導體基板及柵極絕緣層的界面所產生的不規律而造成的界面陷阱)所帶來的效應，因為本體電荷陷阱絕緣層夠厚，因此上述表面效應的相對影響變得很小。根據本發明的一示例性實施例，柵極絕緣層包括氮氧化矽，特別是非化學計量氮氧化矽。可藉由氮化矽的氧化得到非化學計量SiOxNy。可藉由氧化調節氮化矽的能隙結構。如此調節可造成SiOxNy中高密度(例如陷阱中可存儲電荷的電荷密度可高於或等於 5· 10_14C/cm2，特別是高於或等於10_13C/cm2)的體陷阱。如果非化學計量氮氧化矽為富氧 (例如具有10-20%的含氧量)，可得到具有高體陷阱密度及均勻度(例如空間分布均勻及 /或能階的均勻)的體陷阱。具有此種密度的體陷阱可特別藉由溼氧化實現，其中可能形成兩種體陷阱。可因為矽自由鍵(silicon dangling bonds)(例如矽原子少了一相鄰原子可供鍵結)而形成較淺的體陷阱(例如具有0. 5eV-l. 5eV的活化能，特別是約IeV)。可因為在反應式溼蝕刻(reactive wet oxidation)當中在柵極絕緣層中產生的氫中心(hydrogen centre)(例如H+離子)而形成較深的體陷阱(例如具有1. 5eV~2eV的活化能，特別是約 1. 76eV)。根據本發明的一示例性實施例，柵極絕緣層包括一高介電常數材料層。特別是一非化學計量高介電常數材料層。可使用例如非化學計量的^^或HfOx(其分別具有 50 % -90 %的^ 及Hf)作為所述非化學計量高介電常數材料層。「高介電常數(high-k)材料」 一詞可特指在半導體製造工藝中使用的比起二氧化矽具有一較高的介電常數的材料(例如一高介電常數材料薄膜的介電常數(k)可為6-30)。高介電常數柵極材料的使用可使存儲器單元得以微型化。這是因為柵極電容且因此驅動電流及電晶體性能可得以增加，而柵極絕緣層具有同樣或減少的厚度，也不會伴隨漏電效應。 當使用一非化學計量高介電常數材料時，可藉由柵極絕緣層的小厚度(例如小於5nm)而實現場效應電晶體足夠的驅動電流。可特別藉由使用非化學計量或HfOx實現高體電荷陷阱密度。可特別經由製造工藝中的一結晶化，例如一退火流程，使柵極絕緣層實現高體陷阱密度。特別在結合高介電常數材料用於柵極絕緣層時，包括金屬的柵極可具有優勢。此種電晶體存儲器單元將會非常快，因為柵極的金屬材料的電阻趨近於零，從而得到電晶體柵極電容的最佳充電及放電。在其他實施例中，可使用非金屬柵極材料，例如一導電多晶矽柵極。根據本發明的一示例性實施例，提供一種形成於一共同基板的多個存儲器單元的陣列。可使用多個存儲器單元的陣列以提供快速可靠及結構簡單的DRAM形式的計算機存儲器。該陣列例如可為一矩陣陣列。可連接一列的存儲器單元的柵極至一共同字元線 (wordline)。可連接一行的存儲器單元的漏極(或第二源極/漏極區)至一共同位元線 (bitline)。可連接一列的存儲器單元的源極至一共同源極信號線(common source signal line)。可接著連接源極(或第一源極/漏極區)信號線至一共同控制線(control line)。 藉由這一存儲器單元陣列的簡單布置，可通過分別施加適當電壓於該陣列中存儲器單元的柵極、源極和漏極，來實現寫入單元(寫)、讀取單元(讀或讀出)、及擦除單元(擦)的操作。低功率隧穿操作方案或者通道熱電子(高能電子)注入方案皆可用來操作多個存儲器單元的陣列。存儲器單元的製造方法可獨立於上述操作方案。根據本發明的一示例性實施例，所述陣列被適配為單片集成電路。一存儲器周邊電路(periphery)被設置於鄰近單片集成電路中多個存儲器單元的陣列。該存儲器周邊電路可包括邏輯電路以控制存儲器單元的讀取、寫入、及/或擦除的操作。特定來說，存儲器周邊電路可包括電晶體，該電晶體包括柵極介電質，該柵極介電質可與存儲器單元中用於捕獲電荷的柵極介電質不同(意指與柵極絕緣層不同，例如S^2及/或Si0N、Al203、Ta205、 HfO2、ZrO2、Pr2O3、Gd2O3、Y2O3> HfSiO4、ZrSiO4 等)。可藉由與快閃記憶體單元相似的方式讀取各存儲器單元。同樣相似於快閃記憶體單元的是，在新的一組數據被存儲在多個存儲器單元的陣列之前，所有電晶體會被擦除。因此，較佳地例如可將現可取得的快閃/E2PROM設計使用於存儲器周邊電路的設計。因此，可避免因存儲器周邊電路可能的修改而導致的額外花費。單片集成電路還可包括用於陣列及/或存儲器周邊電路的操作及/或連接的裝置。可以CMOS技術來製造單片集成電路。CMOS技術，特別是其最新一代技術，可以實現製造非常小尺寸的結構。CMOS製造工藝將會是較佳的選擇。集成電路可基於半導體基板而單片地集成，該半導體基板特別是包括IV族半導體(例如Si或Ge)或III-V族半導體(例如砷化鎵)的其中之一。可從一純結晶矽晶片或一 SOI晶片開始形成上述集成電路。可藉由矽溝槽隔離(silicon trench isolation, STI)技術在共同基板內隔離各存儲器單元。接著將會進一步解釋方法的示例性實施例，然而，這些實施例也可應用至存儲器單元及陣列。根據本發明的一示例性實施例，柵極絕緣層的形成包括形成一氮氧化矽層，特別是形成一非化學計量氮氧化矽層。因此，柵極絕緣層能夠形成為具有高密度的體陷阱。對應的可被體陷阱捕獲的電荷密度可高於或等於5 · 10_14C/cm2，特別是高於或等於10_13C/cm2。根據本發明的一示例性實施例，氮氧化矽層的形成包括形成(例如沉積)一氮化矽材料於基板上，接著暴露氮化矽層於溼氧化(例如暴露其於一氧化環境中)以藉此轉換該氮化矽層為氮氧化矽層，特別是轉換為非化學計量氮氧化矽層。因為溼氧化(也稱為反應式溼氧化)，氮氧化矽的能隙結構可被改質，且改質可造成氮氧化矽SiOxNy中高密度的體陷阱。溼氧化可形成兩種類型的體陷阱。所形成的非化學計量氮氧化矽可因為在氧化工藝中所形成的矽自由鍵(例如矽原子少了一相鄰原子可供鍵結)而包含較淺體陷阱(例如具有0. 5eV-l. 5eV活化能，特別是約IeV)。所形成的氮氧化矽也可因在溼氧化中形成於柵極絕緣層中的氫中心(例如H+離子)而包含較深的體陷阱(例如具有1. 5eV-2eV的活化能， 特別是約1.76eV)。如果非化學計量氮氧化矽為富氧(例如具有10%-20%的氧含量)，可得到高均勻度(例如空間分布及/或能量均勻度)的體陷阱。根據本發明的一示例性實施例，柵極絕緣層的形成包括形成一高介電常數材料於一基板上，特別是形成一非化學計量高介電常數材料層。非化學計量高介電常數材料例如可為一非化學計量的或HfOx，其中^ 或Hf具有50% -90%的原子百分比。根據本發明的一示例性實施例，形成高介電常數材料層包括該高介電常數材料層的一結晶化，特別是該高介電常數材料層藉由一退火流程的結晶化。此種結晶化工藝，特別是一使用退火流程(例如一溫度於500-600°C的低溫退火)的結晶化工藝，可導致柵極絕緣層中高密度體陷阱的形成(意指能夠以高密度存儲電荷的體陷阱)。同時，這一低溫可不對周圍的裝置及線路造成不良影響。可實施任何像CM0S、BIP0LAR、BICM0S的製造工藝。可實施例如光刻、蝕刻、或沉積工藝的微米或納米科技。上述及本發明的其他方面會從以下將敘述的示例性實施例顯現，並將配合這些示例性實施例加以解釋。


本發明將參照實施例的示例在下文加以詳細描述，但本發明並不限於這些示例。圖1顯示根據本發明示例性實施例的存儲器單元的剖面示意圖。圖2顯示根據本發明另一示例性實施例的存儲器單元的剖面示意圖。圖3a顯示根據本發明示例性實施例的存儲器單元因界面陷阱被填入而帶來的電流一電壓特性的改良。圖北顯示根據本發明示例性實施例的存儲器單元因體陷阱被填入而帶來的電流一電壓特性的改良。圖4顯示根據本發明示例性實施例的多個存儲器單元的陣列。圖5顯示根據本發明示例性實施例設置為片上系統(system on a chip)的的多個存儲器單元的陣列的俯視示意圖。圖6a_圖6f顯示根據本發明示例性實施例的存儲器單元的製造方法。
具體實施方式
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附圖中所示僅為示意性的。圖1顯示根據本發明示例性實施例的存儲器單元的剖面示意圖。存儲器單元100 為一水平柵極揮發性存儲器單元的示例，特別是一包括η通道場效應電晶體(MOSFET)的動態隨機存取存儲器(DRAM)單元的示例。MOSFET包括一 ρ型摻雜矽基板101及一 η型源極區102及一 η型漏極區112，源極區102及漏極區112藉由基板101的一部分而被分離。一柵極絕緣層103與基板101共用一界面105，使源極區102及漏極區112分別位於界面的兩端。源極區102及漏極區112可如圖1所示(或與圖示不同)，部分被柵極絕緣層103覆蓋。柵極絕緣層103包括一富氧(例如具有10%-20%的氧含量)非化學計量 (non-stochiometric)氮氧化矽(SiOxNy)，其具有位於柵極絕緣層103本體(bulk)中的高密度體陷阱(bulk trap) 131。可被存儲在體陷阱中的電荷密度高於或等於5 · 10_14C/cm2，特別是高於或等於10_13C/cm2。柵極絕緣層103也可包括位於界面105緊鄰的界面陷阱132。 柵極絕緣層103可具有一小於5nm的厚度，其厚度特別是lnm-5nm。界面陷阱132可位於距離界面105小於Inm的位置。體陷阱131可位於距離界面105多於Inm的位置。MOSFET 包括一柵極104，其可為一多晶矽柵極或一金屬柵極。圖2顯示根據本發明示例性實施例的存儲器單元。存儲器單元200也是一水平柵極揮發性存儲器的示例，特別是一包括η通道場效應電晶體(MOSFET)的動態隨機存取存儲器(DRAM)單元的示例。MOSFET包括一 ρ型摻雜矽基板201及一 η型源極區202及一 η型漏極區212，源極區202及漏極區212藉由基板201的一部分而被分離。一柵極絕緣層203 與基板201共用一界面205，使源極區202及漏極區212分別位於界面的兩端。源極區202 及漏極區212可如圖所示(或與圖示不同)，部分被柵極絕緣層203覆蓋。在此示例性實施例中，柵極絕緣層203為一高介電常數(K)材料層，其包括一純二元高介電常數氧化物，例如非化學計量氧化鉿(HfOx,例如0. 1 ^ χ ^ 0. 5)或氧化鋯(ZrOx,例如0. 1彡χ彡0. 5)，且柵極絕緣層203具有高密度的體陷阱231，其中體陷阱231位於柵極絕緣層203的本體中。 可存儲在體陷阱231中的電荷密度可高於或等於5 · 10_14C/cm2，特別是高於或等於10_13C/ cm2。柵極絕緣層203還可包括位於界面205處的界面陷阱232。柵極絕緣層203可具有一小於5nm的厚度，其厚度特別可以是lnm-5nm。界面陷阱232可位於距離界面205小於Inm 的位置。體陷阱231可位於距離界面205大於Inm的位置。可選擇性地設置額外高介電常數材料層213於柵極絕緣層203及金屬柵極204之間。該額外高介電常數材料層213可包括氧化物，例如 A1203、Ta2O5, HfO2, ZrO2, Pr2O3> Gd203、Y2O3> HfSiO4, ZrSiO4 等，其不同於所述非化學計量高介電常數介電層所包括的材料。特定來說，這一額外高介電常數材料層可由一製造周邊電路電晶體的工藝而形成(例如以高速及低電壓操作的周邊電路電晶體)。在此情況下，該額外柵極絕緣層的等效氧化物厚度(equivalent oxide thickness)可為小於 lnm，使第一柵極絕緣層的性質(例如電荷捕獲性質)不被影響。「等效氧化物厚度」一詞可特指為了使電晶體得到與由所使用的高介電常數材料層界定的電容相同的電容而SiO2層所需的厚度。圖3a顯示根據本發明示例性實施例的存儲器單元因界面陷阱被填入而帶來的電流一電壓特性的改良。為了與圖北作進一步的比較，假設柵極絕緣層包括界面陷阱(例如因為界面所產生的不規律)及體陷阱。因此，在填入陷阱時，界面陷阱將在體陷阱開始被填入之前先被填入。陷阱未被填入的電流一電壓特性(曲線)342及僅有界面陷阱被填入的電流一電壓特性(曲線)341如曲線圖所述，曲線圖中表現出各電晶體電流I的對數隨著施加於存儲器單元的電晶體的柵極及源極之間的電壓(柵極一源極電壓)Ves而變化。由此可知的是，在次閾值區(指低於臨界電壓Vt)中，當界面陷阱被填入時，電晶體電流有所偏移。 臨界電壓Vt意指界面陷阱(以及因此還有體陷阱)未被填入的存儲器單元的臨界電壓。圖北顯示根據本發明示例性實施例的存儲器單元因體陷阱被填入而帶來的電流一電壓特性的改良。為將圖北與圖3a比較，同樣地假設柵極絕緣層包括界面陷阱及體陷阱。因此在填入陷阱時，界面陷阱在體陷阱開始被填入之前先被填入。在此，臨界電壓 Vt也表示界面及體陷阱未被填入的存儲器單元的臨界電壓。如前述，曲線342顯示陷阱未被填入的電流一電壓特性(意指在界面陷阱被填入前)。曲線343顯示體陷阱(以及因此還有界面陷阱)被填入的電流一電壓特性。由圖可知在從次閾值區開始並包括臨界電壓Vt且繼續至飽和區的區域中，對於同樣的柵極一源極電壓Ves，當填入界面陷阱及體陷阱時，電晶體電流將會較低。特別是在體陷阱也被填入之後的臨界電壓會高於臨界電壓VT。 電壓的偏移將會與存儲在體陷阱中的電荷成正比且與Si的介電常數成反比。體陷阱所存儲的電荷可取決於柵極絕緣層中的電場、脈衝的持續時間、及所使用隧道(例如直接隧穿、 i^owler-Nordheim隧穿等)。可知的是，對電晶體電流改良(調節)的主要貢獻來自體陷阱。圖4顯示根據本發明示例性實施例的多個存儲器單元的陣列。為簡化起見，僅顯示一部分的矩陣陣列，其包括四個存儲器單元401、402、403和404。然而，整個矩陣陣列可為一M χ N的存儲器單元矩陣陣列，其中M及N可為任意自然數。存儲器單元401及402的柵極連接至字元線WLm，而存儲器單元403及404的柵極連接到字元線WLn。存儲器單元401 及403的漏極連接到位元線BLi,而存儲器單元402及404的漏極連接到位元線BLjtl存儲器單元401及402的源極在一第一共同源極信號線410上連接到一起，而存儲器單元403及 404的源極在一第二共同源極信號線420上連接到一起。第一共同源極信號線410及420 連接到一控制信號線(control signal line，CSL)430。低功率隧穿操作模式下的存儲器單元的寫入、擦除、及讀取(也分別稱為寫、擦、及讀)將會在存儲器單元402的示例中敘述。為寫入存儲器單元402 (意指寫入邏輯「 1 」)，僅施加寫入電壓Vw於字元線WLm，而所有其他的字元線(例如WLn)為接地(意指連接至地)。位元線BI^.接地，而所有其他的位元線(例如BLi)連接至電壓Vb，且該電壓％足以降低連接至BLj之外的其他位元線的電晶體的幹擾(意指寫入電壓Vw所可能造成的效應)。例如，如果WLm連接至3. 3V，則與BLj不同的位元線可連接至1.8V。CSL 430在寫入周期中保持為浮置(不與任何信號連接)。如果存儲器單元的電流驅動足以滿足速度要求，則可以一可取得的周邊電路電壓來實施寫入操作，而不使用任何電荷泵(charge pump)及級聯階段(cascaded stages)來處理高於最大允許電壓的電壓。如果需要產生一更高的字元線電壓用於寫入，則可使用電荷泵及級聯階段。擦除是藉由使用負電壓(也就是使用電荷泵)來實施。其是藉由施加一低負電壓 (約-IV)於所有字元線、將所有位元線接地、及使CSL 430浮置來實行。讀取是藉由施加一 Vdd電壓(例如1V-1. 9V)於字元線WLm及位元線BLj,並將所有其他的字元線和位元線(例如WLn&BLp接地來實施。流過CSL 430的電流被與一參考電晶體的電流比較，且被用來確定存儲器單元402中存儲的是值「1」還是值「0」(也即被寫入的是值「1」還是值「0」)。例如，邏輯「1」或「0」的值可藉由存儲器單元402中電流的存在與否來區分。從臨界電壓得到電流的存在與否由於體陷阱而被改良。因此，可以與快閃記憶體裝置相似的方法實施讀取。當多個存儲器單元的陣列是藉由一更快及更耗電的通道熱電子注入操作方法操作時，可增加陣列的操作速度。施加正電壓(例如3V-5V)於字元線WLm及位元線BLj,且使其他的字元線及位元線保持接地，以在熱電子注入操作方法下寫入存儲器單元402。施加於位元線BLj的電壓可與施加於字元線WLm的電壓相同或者為其一半。CSL 430也是接地。 讀取和擦除與低壓隧穿操作相同。圖5顯示根據本發明示例性實施例被設置為單片集成電路(片上系統)的多個存儲器單元的陣列的俯視示意圖。片上系統500包括一上文關於圖1和圖2所述的存儲器單元的陣列530。為簡化起見，不特別顯示各個存儲器單元。一存儲器周邊電路540鄰近存儲器單元的陣列530。存儲器周邊電路540包括邏輯電路以控制存儲器單元的讀取/寫入操作。特別是存儲器周邊電路可包括電晶體，其包括柵極介電質，該柵極介電質不同於存儲器介電質中所使用的用來捕獲電荷的柵極介電質(意指不同於用在柵極絕緣層103(圖1) 或203(圖幻中的介電質)。可將例如可取得的快閃/E2PROM設計使用於存儲器周邊電路的設計。片上系統500的其餘部分550還可包括其他的裝置以用於陣列530及/或存儲器周邊電路540的操作及/或連接。圖6a_圖6f顯示根據本發明示例性實施例的存儲器單元的製造方法。在圖6a_圖 6f中，顯示製造包括一柵極絕緣層的存儲器單元的方法，其中柵極絕緣層包括非化學計量氮氧化矽。為簡化起見，只明確討論與設置柵極絕緣層直接相關的步驟。存儲器單元製造工藝(例如一平面本體或SOI方法)將在下文包括多個存儲器單元的陣列的集成電路的製造中加以闡述。此種集成電路的製造工藝始於基準工藝(未顯示)及鰭(fin)形成(例如用於集成電路可能包括的多柵極SOI裝置)，所述基準工藝(base line processing)包括利用本體晶片的矽溝槽隔離界定(STI definition with bulk wafer) 0接著，實施p/n阱界定的注入及可能的臨界電壓選擇(未顯示)。在移除用於注入的犧牲氧化物後，以一親水性氧化劑清潔晶片表面，清潔後會留下一薄且平的化學氧化物於表面上(未顯示)。圖6a顯示所得到的η摻雜半導體基板601，其具有溝槽691以隔離基板601中的各個存儲器單元。基板601是以與圖1及圖2垂直的一剖面圖顯示，其中剖面圖的平面與存儲器單元相交於其源極(未顯示)及漏極(未顯示)之間。圖6b顯示一薄氮化矽層603a (具有小於5nm的厚度)的沉積。可使用任何CMOS 沉積工藝(例如任何形式的物理氣相沉積(PVD)、化學氣相沉積(CVD)、等離子體輔助化學氣相沉積(PECVD)、原子層沉積(ALD)、濺鍍等等)作為沉積技術。接著，暴露氮化矽層603a於一反應式溼氧化中以將氮化矽603a轉變成一具有高體陷阱密度(例如一可存儲高於或等於5 ·10_14(:/(3πι2，特別是高於或等於10_13C/Cm2的電荷密度的體陷阱密度)的非化學計量氮氧化矽(SiOxNy)。圖6c顯示一由上述氧化形成的非化學計量氮氧化矽層603b。為簡化起見，不顯示體陷阱於此圖及之後的附圖中。在圖6d 中，塗布一光場光刻掩模(light-field lithographic mask)693，並溼蝕刻(例如使用磷酸或氟化氫(HF))SiOxNy層除了要被存儲器單元佔據的區域之外的所有部分。
圖6e顯示SiOxNy層一剩餘的部分603，其用以形成存儲器單元的柵極絕緣層。繼續如圖6e所示進行進一步的製造工藝，其中在存儲器周邊電路中成長電晶體的柵極絕緣層695。除了其他步驟外接續的步驟(未顯示)還包括設置一柵極(例如一多晶矽柵極及/或一金屬柵極)而不對定義的基準作任何變動。可得知的是除了 CMOS基準工藝外，只額外使用一非關鍵的掩模(693)。包括一柵極絕緣層(其包括一非化學計量高介電常數材料)的存儲器單元的製造方法是類似的。在此僅描述不同的步驟。為了形成柵極絕緣層，此處在矽基板上沉積一具有高體陷阱密度(例如存儲在該陷阱中的電荷密度可高於或等於5 · IO-1Wcm2，特別是高於或等於10_13C/cm2)並具有約5nm或更小厚度的純二元(pure binary)高介電常數氧化物 (例如Hfx或SiOx)層，而並非如圖6b和圖6c所示的沉積氮化矽層603a及其後的氧化而得到SiOxNy層。可使用任何CMOS沉積技術(例如任何形式的物理氣相沉積(PVD)、化學氣相沉積(CVD)、等離子體輔助化學氣相沉積(PECVD)、原子層沉積(ALD)、濺鍍等)作為沉積技術。可塗布一光場光刻掩模且溼蝕刻(例如使用磷酸或氟化氫(HF))柵極絕緣層除了要被存儲器單元佔據的區域之外的所有部分。進一步，進行一低溫(例如500-600°C )退火1-2 分鐘以結晶化已沉積的高介電常數氧化物層，其中該層形成柵極絕緣層。製造工藝接著依照基準中所定義的繼續。在本示例性實施例中，可選擇性地再沉積(例如使用與上述CMOS 沉積工藝相同的工藝)一額外高介電常數材料(例如A1203、Ta2O5, HfO2, ZrO2, Pr2O3> Gd203、 103、肚5丨04、26丨04等)層，其在高介電常數絕緣層上具有小於Inm的等效氧化物厚度。在相同製造工藝中，所述額外高介電常數材料可用於存儲器周邊電路中電晶體的柵極絕緣層的生長。最後，應注意的是，上述實施例是用來說明而非限定本發明，且本領域普通技術人員可在不脫離本發明所附權利要求的範圍的條件下設計許多替代實施例。在所附權利要求中，任何在括號中的元件標號並不限定該權利要求的範圍。「包括」、「包含」或其他類似的用語並不將未在權利要求或說明書全文提到的其他元件或步驟排除在外。一元件如具有單一標號，並不排除此元件具有多標號，反之亦然。在一列舉出多個元件的裝置權利要求中，其中一些元件可以軟體或硬體的單一或同樣物件的形式實施。存在於不同附屬權利要求中敘述特定的特徵的事實並不表示這些特徵不可被有利地組合且運用。
權利要求
1.一種存儲器單元(100)，包括一電晶體，該電晶體包括 一基板(101)；一第一源極/漏極區(102)； 一第二源極/漏極區(112)； 一柵極(104)；及一柵極絕緣層(103)，設置於該基板(101)及該柵極(104)之間； 其中該柵極絕緣層(10 直接接觸該基板(101)且包括多個電荷陷阱(131)，該多個電荷陷阱(131)分布於該柵極絕緣層(103)整個體積，並且其中該柵極絕緣層(10 包括一非化學計量化合物。
2.如權利要求1所述的存儲器單元(100)，其中存儲在該多個電荷陷阱中的電荷密度高於或等於5 · 10_14C/Cm2，特別是高於或等於10_13C/Cm2。
3.如權利要求1所述的存儲器單元(100)，其中該多個電荷陷阱(131)均勻地分布於該柵極絕緣層(10 的整個體積。
4.如權利要求1所述的存儲器單元(100)，其中該存儲器單元(100)被配置為一揮發性存儲器單元，特別是一無電容器的動態隨機存取存儲器。
5.如權利要求1所述的存儲器單元(100)，其中該柵極絕緣層(10 的厚度為 1. 5nm_5nm0
6.如權利要求1所述的存儲器單元(100)，其中該柵極絕緣層(10 包括氮氧化矽。
7.如權利要求1所述的存儲器單元000)，其中該柵極絕緣層(203)包括一高介電常數材料層。
8.—種陣列，由多個如權利要求1所述的存儲器單元(100)構成，並形成於一共同基板 (101)中。
9.如權利要求8所述的陣列，其被設置為單片集成電路(500)。
10.一種存儲器單元(100)的製造方法，包括 提供一基板(101)；形成一第一源極/漏極區(102)； 形成一第二源極/漏極區(112)； 形成一柵極(104)；及形成一柵極絕緣層(103)，設置於該基板(101)及該柵極(104)之間， 其中該柵極絕緣層(10 直接接觸該基板(101)且包括多個電荷陷阱(131)，該多個電荷陷阱(131)分布於該柵極絕緣層(103)的整個體積，並且其中該柵極絕緣層(10 包括一非化學計量化合物。
11.如權利要求10所述的方法，其中該柵極絕緣層(10 的形成包括形成一氮氧化矽層。
12.如權利要求11所述的方法，其中該氮氧化矽層的形成包括 形成一氮化矽層於該基板(101)上，及暴露該氮化矽層於一溼式氧化以將該氮化矽層轉變成該氮氧化矽層。
13.如權利要求10所述的方法，其中該柵極絕緣層(10 的形成包括形成一高介電常數材料層。
14.如權利要求13所述的方法，其中該高介電常數材料層的形成包括該高介電常數材料層的一結晶化，特別是該高介電常數材料層藉由一退火工藝的結晶化。
全文摘要
一種存儲器單元(100)包括一電晶體，電晶體包括一基板(101)；一第一源極/漏極區(102)；一第二源極/漏極區(112)；一柵極(104)；及一柵極絕緣層(103)，設置於基板(101)及柵極(104)之間；其中柵極絕緣層(103)直接接觸基板(101)且包括多個電荷陷阱(131)，該多個電荷陷阱(131)分布於柵極絕緣層(101)整個體積。
文檔編號H01L29/423GK102460706SQ201080027498
公開日2012年5月16日 申請日期2010年4月19日 優先權日2009年4月22日
發明者杜尚·葛魯伯維奇 申請人:臺灣積體電路製造股份有限公司