寬帶隙半導體裝置製造方法
2023-05-05 11:11:41 2
寬帶隙半導體裝置製造方法
【專利摘要】本發明提供一種寬帶隙半導體裝置，其能夠抑制柵極電極與源極電極之間的靜電破壞，而不會增加晶片成本。本發明的寬帶隙半導體裝置具備：第2源極層(n+源極層(4A))，其在p基極層(3A)的表層夾著場絕緣膜(11)形成，且與n+源極層(4)在同一工序中形成；第2柵極電極(柵極多晶矽(7A))，其至少形成於場絕緣膜(11)上，且與柵極多晶矽(7)為同一層；第3柵極電極(柵極電極(12))，其形成於一側的第2源極層上，與第2柵極電極電連接；以及第2源極電極(源極電極(9A))，其形成於另一側的第2源極層上。
【專利說明】寬帶隙半導體裝置
【技術領域】
[0001]本發明涉及形成逆變器裝置等的MOSFET (Metal-Oxide-SemiconductorField-Effect Transistor)等寬帶隙半導體裝置。
【背景技術】
[0002]作為寬帶隙半導體裝置的一個例子即材料採用了 SiC晶片的M0SFET(以下，記作SiC-MOSFET)構成為，在同一晶片內配置有多個個體單元(unit cell)。
[0003]此處，通常，寬帶隙半導體是指具有約大於或等於2eV的禁帶寬度的半導體，已知以GaN為代表的III族氮化物、以ZnO為代表的II族氮化物、以ZnSe為代表的II族硫屬化合物以及SiC等。
[0004]在SiC-MOSFET中，與採用了 Si晶片的MOSFET (以下，記作S1-MOSFET)的情況相t匕，由於能夠降低漏極電極與源極電極之間的正向壓降(導通電壓)，因此能夠減少個體單元數量，能夠縮減晶片尺寸(參照專利文獻I)。
[0005]專利文獻1:日本特開2012-54378號公報
[0006]如前所述，SiC-MOSFET與S1-MOSFET相比，能夠縮減晶片尺寸。然而，另一方面，卻存在柵極電極與源極電極之間的電容減小，柵極電極與源極電極之間的耐靜電破壞量降低的問題。
[0007]在S1-MOSFET中，作為通常的靜電破壞對策，大多利用形成個體單元時的源極工序(形成η型擴散層)和P+擴散工序(形成P型擴散層)而在多晶矽(Poly-Si)上形成Pn結，並內置齊納二極體。
[0008]在SiC-MOSFET中，為了激活P型雜質以及η型雜質，需要在晶片工藝中實施大於或等於1500°C的熱處理，通常，在形成多晶矽的工序之前，實施P型雜質以及η型雜質的離子注入。
[0009]因此，存在如下問題:為了將齊納二極體內置於SiC-MOSFET中，在晶片工藝工序中，需要在與形成個體單元的工序不同的工序中形成ρη結，晶片加工費增加而晶片成本提升。
【發明內容】
[0010]本發明就是為了解決如上述的問題而提出的，其目的在於提供一種不會增加晶片成本，而能夠抑制柵極電極與源極電極之間的靜電破壞的寬帶隙半導體裝置。
[0011]本發明的一個方式所涉及的寬帶隙半導體裝置的特徵在於，具備縱型寬帶隙半導體MOSFET以及橫型寬帶隙半導體M0SFET，該縱型寬帶隙半導體MOSFET具備:第2導電型的第I基極層，其形成於第I導電型的寬帶隙半導體層的表層；第I導電型的第I源極層，其形成於所述第I基極層的表層；柵極絕緣膜，其形成於夾在所述第I源極層與所述寬帶隙半導體層之間的所述第I基極層上;第I柵極電極，其形成於所述柵極絕緣膜上；層間絕緣膜，其形成為將所述第I柵極電極覆蓋；第I源極電極，其形成為將所述層間絕緣膜、所述第I基極層以及所述第I源極層覆蓋；以及漏極電極，其形成於所述寬帶隙半導體層的下方，該橫型寬帶隙半導體MOSFET具備:第2基極層，其在所述寬帶隙半導體層的表層與所述第I基極層在同一工序中形成；場絕緣膜，其形成於所述第2基極層上；第2源極層，其在所述第2基極層的表層夾著所述場絕緣膜形成，且與所述第I源極層在同一工序中形成；第2柵極電極，其至少形成於所述場絕緣膜上，且與所述第I柵極電極為同一層；第3柵極電極，其形成於一側的所述第2源極層上，與所述第2柵極電極電連接；以及第2源極電極，其形成於另一側的所述第2源極層上。
[0012]發明的效果
[0013]根據本發明的上述方式，能夠在正的過電壓施加於縱型寬帶隙半導體MOSFET的柵極電極與源極電極之間時，橫型寬帶隙半導體MOSFET的溝道開啟，使得由於過電壓而產生的柵極電流流向橫型η溝道MOSFET側。由此，不會增加晶片成本，而能夠抑制SiC-MOSFET的柵極電極與源極電極之間的正側的靜電破壞。
【專利附圖】
【附圖說明】
[0014]圖1是實施方式所涉及的寬帶隙半導體裝置的電路圖。
[0015]圖2是用於說明實施方式所涉及的寬帶隙半導體裝置的動作的圖。
[0016]圖3是用於說明實施方式所涉及的寬帶隙半導體裝置的動作的圖。
[0017]圖4是示出實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0018]圖5是示出實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0019]圖6是示出實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0020]圖7是示出實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0021]圖8是示出實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0022]圖9是實施方式所涉及的寬帶隙半導體裝置的電路圖。
[0023]圖10是示出實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0024]圖11是用於說明實施方式所涉及的寬帶隙半導體裝置的製造工序的圖。
[0025]圖12是用於說明實施方式所涉及的寬帶隙半導體裝置的製造工序的圖。
[0026]圖13是示出實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0027]圖14是示出圖13中的Α-Α』處的濃度分布的圖。
[0028]圖15是示出實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0029]圖16是示出圖15中的Β-Β』處的濃度分布的圖。
[0030]圖17是前提技術所涉及的寬帶隙半導體裝置的電路圖。
[0031]圖18是前提技術所涉及的寬帶隙半導體裝置的概要剖視圖。
[0032]標號的說明
[0033]I緩衝層；2η —層;3、3Α ρ基極層;4、4Α η+源極層；5ρ+層；6柵極氧化膜；7、7Α、7Β柵極多晶矽；8、8Α層間絕緣膜；9、9Α源極電極；9B GND配線；10漏極電極；11場絕緣膜；12柵極電極；13、13A NiSi層；14終端區域保護膜；20凹部；30源極焊盤；31柵極焊盤；32柵極配線；33FLR ；34電流檢測焊盤。
【具體實施方式】
[0034]下面，參照附圖對實施方式進行說明。
[0035]在圖17及圖18中作為前提技術所涉及的寬帶隙半導體裝置即碳化矽(SiC)半導體裝置的一個例子，示出材料採用了 SiC晶片的縱型MOSFET(以下，記作SiC-MOSFET)的電路圖(參照圖17)、以及個體單元(激活區域)的概要剖視圖(參照圖18)。此外，所使用的半導體材料只要是寬帶隙半導體即可，例如可以是GaN等。
[0036]如圖18所示，材料採用了 SiC晶片的MOSFET (以下，記作SiC-MOSFET)，構成為在同一晶片內配置有多個個體單元。
[0037]具體而言，作為寬帶隙半導體層，在η型的η+緩衝層I上形成有η —層2，在η —層2的表層形成有ρ型的ρ基極層3 (第I基極層)。
[0038]進而，在ρ基極層3的表層形成有η+源極層4 (第I源極層)，至少在夾在η+源極層4與η —層2之間的ρ基極層3上形成有柵極氧化膜6 (柵極絕緣膜)。
[0039]另外，在柵極氧化膜6上形成有柵極多晶矽7(第I柵極電極)。該柵極多晶矽7被層間絕緣膜8覆蓋。
[0040]並且，以將層間絕緣膜8、ρ基極層3以及η+源極層4覆蓋的方式形成有源極電極9。
[0041]另一方面，在η+緩衝層I的下方形成有漏極電極10。
[0042]此外，在ρ基極層3上還可以具有被η+源極層4包圍的ρ+層5、以及以覆蓋η+源極層4的局部以及ρ+層5的方式形成的NiSi層13。
[0043]與採用了 Si晶片的MOSFET (以下，記作S1-MOSFET)的情況相比，在SiC-MOSFET中，由於能夠降低漏極電極與源極電極之間的正向壓降(導通電壓)，因此能夠減少個體單元數量，能夠縮減晶片尺寸。
[0044]然而，另一方面，卻存在柵極電極與源極電極之間的電容減小，柵極電極與源極電極之間的耐靜電破壞量降低的問題。
[0045]作為通常的靜電破壞對策，大多利用形成個體單元時的源極工序(形成η型擴散層)與P+擴散工序(形成P型擴散層)而在多晶矽(Poly-Si)上形成ρη結，並內置齊納二極體。
[0046]然而，在試圖將齊納二極體內置於SiC-MOSFET中時，為了使P型雜質以及η型雜質激活，需要在晶片工藝中實施大於或等於1500°C的熱處理，通常，在形成多晶矽的工序之前，實施P型雜質以及η型雜質的離子注入。
[0047]因此，存在如下問題:為了在SiC-MOSFET中內置齊納二極體，在晶片工藝工序中，需要在與形成個體單元的工序不同的工序中形成ρη結，晶片加工費增加，晶片成本提升。
[0048]下面說明的實施方式涉及解決上述問題的寬帶隙半導體裝置。
[0049]
[0050]〈結構〉
[0051]在圖1中示出在SiC-MOSFET的柵極電極與源極電極之間內置有橫型η溝道MOSFET的寬帶隙半導體裝置的電路圖。
[0052]如圖1所示，在SiC-MOSFET內置有橫型η溝道MOSFET。S卩，在SiC-MOSFET的柵極電極側連接有橫型η溝道MOSFET的漏極以及柵極電極。
[0053]通過以上述方式構成，在正的過電壓施加於SiC-MOSFET的柵極電極與源極電極之間時，電流流向橫型η溝道MOSFET側，所以能夠抑制SiC-MOSFET的柵極電極與源極電極之間的靜電破壞等過電壓破壞。
[0054]在圖2及圖3中，示出在SiC-MOSFET的柵極電極與源極電極之間施加有過電壓時的橫型η溝道MOSFET的動作。
[0055]首先，參照圖3對橫型η溝道MOSFET的構造進行說明。此外，參照與圖18所示的構造之間的關聯性而對圖3所示的構造進行說明。
[0056]如圖3所示，作為寬帶隙半導體層，在η型的η+緩衝層I上形成有η—層2，在η —層2的表層形成有ρ型的ρ基極層3Α(第2基極層)。該ρ基極層3Α是與ρ基極層3在同一工序中形成的層。
[0057]進而，在ρ基極層3Α上形成有場絕緣膜11。並且，在P基極層3Α的表層夾著場絕緣膜11而形成有η+源極層4Α (第2源極層)。該η+源極層4Α是與η+源極層4在同一工序中形成的層，是通過對柵極氧化膜6以及場絕緣膜11進行局部蝕刻，對露出的ρ基極層3以及P基極層3Α注入η型離子等而形成的。另外，在η+源極層4Α上形成有NiSi層13Α。
[0058]另外，在場絕緣膜11上形成有柵極多晶矽7Α (第2柵極電極)。該柵極多晶矽7Α與柵極多晶矽7為同一層，與柵極氧化膜6以及場絕緣膜11 一同被蝕刻。此處，「同一層」是指在同一工序中形成、且圖案連續的層。
[0059]另外，該柵極多晶矽7Α被層間絕緣膜8Α覆蓋。該層間絕緣膜8Α與層間絕緣膜8為同一層，與柵極氧化膜6以及場絕緣膜11 一同被蝕刻。
[0060]並且，以將層間絕緣膜8Α以及一側的η+源極層4Α覆蓋的方形成有柵極電極12 (第3柵極電極)。此外，上述柵極多晶矽7Α以及層間絕緣膜8Α還形成於形成有柵極電極12側的場絕緣膜11的側面。
[0061]另外，以將層間絕緣膜8Α以及另一側的η+源極層4Α局部覆蓋的方式形成有源極電極9Α(第2源極電極)。
[0062]另一方面，在η+緩衝層I的下方形成有漏極電極10。
[0063]
[0064]在過電壓施加於SiC-MOSFET的柵極電極與源極電極之間時，內置的橫型η溝道MOSFET的柵極電極與源極電極之間也被施加電壓。從而，在橫型η溝道MOSFET中形成η溝道。
[0065]由於在橫型η溝道MOSFET形成η溝道，因此，由於SiC-MOSFET的柵極電極與源極電極之間的過電壓而產生的柵極電流流向橫型η溝道MOSFET側(參照圖2及圖3中的XD。因此，能夠抑制所述柵極電流流向SiC-MOSFET的柵極電極與源極電極之間，能夠防止由於柵極電極與源極電極之間的過電壓而造成的破壞。
[0066]根據本實施方式，寬帶隙半導體裝置具備縱型寬帶隙半導體MOSFET以及橫型寬帶隙半導體M0SFET。
[0067]縱型寬帶隙半導體MOSFET具備:第2導電型的第I基極層(ρ基極層3)，其形成於第I導電型的寬帶隙半導體層表層(η—層2);第I導電型的第I源極層(η+源極層4)，其形成於P基極層3表層；柵極絕緣膜(柵極氧化膜6)，其形成於夾在η+源極層4與η —層2之間的ρ基極層3上；第I柵極電極(柵極多晶矽7)，其形成於柵極氧化膜6上；層間絕緣膜8，其形成為將柵極多晶矽7覆蓋；源極電極9，其形成為將層間絕緣膜8、ρ基極層3以及η+源極層4覆蓋；以及漏極電極10，其形成於η —層2的下方。
[0068]橫型寬帶隙半導體MOSFET具備:第2基極層(ρ基極層3Α)，其與ρ基極層3在同一工序中形成於η —層2表層；場絕緣膜11，其形成於ρ基極層3Α上；第2源極層(η+源極層4Α)，其在ρ基極層3Α表層夾著場絕緣膜11，與η+源極層4在同一工序中形成；第2柵極電極(柵極多晶矽7Α)，其至少形成於場絕緣膜11上、且與柵極多晶矽7為同一層；第3柵極電極(柵極電極12)，其形成於一側的η+源極層4Α上、且與柵極多晶矽7Α電連接；以及第2源極電極(源極電極9Α)，其形成於另一側的η+源極層4Α上。
[0069]根據這種結構，在正的過電壓施加於SiC-MOSFET (縱型寬帶隙半導體M0SFET)的柵極電極與源極電極之間時，橫型η溝道MOSFET (橫型寬帶隙半導體M0SFET)的溝道開啟，由於過電壓而產生的柵極電流流向橫型η溝道MOSFET側，由此能夠抑制SiC-MOSFET的柵極電極與源極電極之間的正側的靜電破壞。
[0070]另外，根據本實施方式，將橫型η溝道MOSFET (橫型寬帶隙半導體M0SFET)中的柵極多晶矽7Α與源極電極9Α之間的閾值電壓設為大於或等於25V。
[0071]通常的SiC-MOSFET的柵極電極與源極電極之間的最大額定電壓為20V。通過將橫型η溝道MOSFET的柵極電極和源極電極之間的閾值電壓設為大於或等於25V，從而在柵極電極與源極電極之間的電壓小於或等於20V的最大額定電壓以內的正常的動作下，橫型η溝道MOSFET不會對SiC-MOSFET的動作造成影響。
[0072]〈第2實施方式>
[0073]
[0074]在第I實施方式所示的寬帶隙半導體裝置中，通過將內置的橫型η溝道MOSFET的柵極電極與源極電極之間的閾值電壓(以下，記作VGSth)設為大於或等於25V，從而能夠防止橫型η溝道MOSFET對SiC-MOSFET的正常的動作造成影響。
[0075]其原因在於，由於通常的SiC-MOSFET的柵極電極與源極電極之間的最大額定電壓為20V，因此，通過將內置的橫型η溝道MOSFET的VGSth設為大於或等於25V，從而在柵極電極與源極電極之間的電壓小於或等於20V，SiC-MOSFET正常地動作時，橫型η溝道MOSFET並不動作。
[0076]此外，通過將橫型η溝道MOSFET的VGSth設為大於或等於25V，從而使得橫型η溝道MOSFET的正向壓降(導通電壓)也增大，能夠利用橫型η溝道MOSFET消耗由於柵極過電壓而產生的柵極電流。因此，在橫型η溝道MOSFET與SiC-MOSFET之間無需追加用於消耗柵極電流的電阻。
[0077]
[0078]根據本實施方式，第2源極電極與第I源極電極為同一層。
[0079]根據這種結構，通過將內置橫型η溝道MOSFET的源極電極與SiC-MOSFET的源極電極連接，從而不需要SiC-MOSFET的終端接合區域的接地(GND)配線，能夠抑制晶片的無效區域的增加。因此，不會增加晶片成本，能夠內置橫型η溝道M0SFET。
[0080]〈第3實施方式>
[0081]〈結構〉
[0082]圖4是示出本實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖，另外，圖5是示出本實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0083]在本實施方式中，示出內置的橫型η溝道MOSFET的源極電極與在SiC-MOSFET的終端區域形成的接地(以下，記作GND)配線9Β連接的情況。
[0084]如圖4所示，以將形成多個個體單元的激活區域包圍的方式形成有柵極配線32、GND配線9Β以及場限環(以下，記作FLR) 33。另外，以覆蓋激活區域的方式配置源極焊盤30，並沿柵極配線32配置有柵極焊盤31。
[0085]內置於SiC-MOSFET的橫型η溝道MOSFET配置於激活區域與終端區域的邊界。
[0086]圖5是示出圖4中的Α-Α』剖面的圖。
[0087]在圖5中，作為橫型η溝道MOSFET的源極電極而使用了終端區域的GND配線9Β。該GND配線9Β以及橫型η溝道MOSFET被終端區域保護膜14覆蓋。
[0088]在過電壓施加於SiC-MOSFET的柵極電極與源極電極之間時，對內置的橫型η溝道MOSFET的柵極電極與源極電極之間也會施加電壓。由此，在橫型η溝道MOSFET中形成η溝道。
[0089]由於在橫型η溝道MOSFET中形成η溝道，因此，由於SiC-MOSFET的柵極電極與源極電極之間的過電壓而產生的柵極電流流向橫型η溝道MOSFET側(參照圖5中的Χ2)。
[0090]通過將內置的橫型η溝道MOSFET的源極電極設為SiC-MOSFET的終端區域的GND配線9Β，從而不會對SiC-MOSFET的激活動作(個體單元動作)造成影響，能夠將過電壓施加於柵極電極與源極電極之間時所產生的柵極電流向GND配線釋放。
[0091]〈效果〉
[0092]根據本實施方式，第2源極電極是以將縱型寬帶隙半導體MOSFET包圍的方式形成的終端區域的接地配線。
[0093]根據這種結構，通過將內置橫型η溝道MOSFET的源極電極與SiC-MOSFET的終端接合區域的接地(GND)配線連接，從而不會對SiC-MOSFET的激活區域的動作造成影響，能夠將由於過電壓施加於SiC-MOSFET的柵極電極與源極電極之間而產生的柵極電流向接地(GND)配線釋放。
[0094]〈第4實施方式>
[0095]
[0096]圖6是示出本實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖，另外，圖7是示出本實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。
[0097]在本實施方式中，示出了內置的橫型η溝道MOSFET的源極電極與SiC-MOSFET的源極電極為同一層的情況。
[0098]如圖6所示，以將形成多個個體單元的激活區域包圍的方式形成有柵極配線32以及FLR33。另外，以將激活區域覆蓋的方式配置有源極焊盤30，並沿柵極配線32而配置有柵極焊盤31。
[0099]內置於SiC-MOSFET中的橫型η溝道MOSFET配置於激活區域與終端區域的邊界。
[0100]圖7是示出了圖6中的Α-Α』剖面的圖。
[0101]在圖7中，橫型η溝道MOSFET的源極電極為SiC-MOSFET的源極電極9。
[0102]並且，以將一側的η+源極層4Α(圖5的相反側)覆蓋的方式形成有柵極電極12。此外，上述的柵極多晶矽7Β也形成於形成有柵極電極12的那一側的場絕緣膜11的側面。
[0103]另外，以將層間絕緣膜8Α以及另一側的η+源極層4Α局部覆蓋的方式形成有源極電極9。橫型η溝道MOSFET的柵極多晶矽7Β並未被層間絕緣膜8Α覆蓋。另外，橫型η溝道MOSFET被終端區域保護膜14覆蓋。
[0104]在過電壓施加於SiC-MOSFET的柵極電極與源極電極之間時，內置的橫型η溝道MOSFET的柵極電極與源極電極之間也被施加電壓。由此，在橫型η溝道MOSFET中形成η溝道。
[0105]由於在橫型η溝道MOSFET形成η溝道，因此，由於SiC-MOSFET的柵極電極與源極電極之間的過電壓而產生的柵極電流流向橫型η溝道MOSFET側(參照圖7中的Χ3)。
[0106]〈效果〉
[0107]通過將內置的橫型η溝道MOSFET的源極電極設為SiC-MOSFET的源極電極，從而無需重新形成橫型η溝道MOSFET的源極電極，能夠抑制SiC-MOSFET晶片的無效區域的增力口。通過抑制無效區域的增加，從而不會增加晶片面積，能夠內置橫型η溝道M0SFET，能夠抑制晶片成本的增加。
[0108]〈第5實施方式〉
[0109]〈結構〉
[0110]圖8是示出本實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0111]在本實施方式中，示出了內置的橫型η溝道MOSFET配置於SiC-MOSFET的柵極電極的導線接合焊盤區域內的情況。
[0112]如圖8所示，以將形成多個個體單元的激活區域包圍的方式形成有柵極配線32以及FLR33。另外，以將激活區域覆蓋的方式而配置有源極焊盤30，並沿柵極配線32而配置有柵極焊盤31。
[0113]內置於SiC-MOSFET中的橫型η溝道MOSFET配置於激活區域與終端區域的邊界、且配置於柵極焊盤31內。
[0114]〈效果〉
[0115]這樣，通過配置於SiC-MOSFET的柵極電極的導線接合焊盤區域內，從而不會增加SiC-MOSFET晶片的無效區域，能夠內置橫型η溝道M0SFET，能夠抑制晶片成本的增加。另外，能夠防止晶片的無效面積的增加。
[0116]〈第6實施方式〉
[0117]
[0118]圖9中示出了將橫型η溝道MOSFET內置於電流檢測MOSFET的柵極電極與源極電極之間的寬帶隙半導體裝置的電路圖。此外，該電流檢測MOSFET是內置於SiC-MOSFET中的 MOSFET。
[0119]電流檢測元件內置於在Intelligent Power Module (智能功率模塊；以下,記作IPM)等中使用的IGBT晶片、MOSFET晶片等中，用於在過電流流過晶片時的保護以及檢測。
[0120]通常，在作為電流檢測元件的MOSFET中，激活區域的面積設為能夠流動在IGBT晶片或MOSFET晶片等的激活區域中流動的電流的I萬分之I左右的電流，由於電流檢測元件的激活區域面積較小，柵極電極與源極電極之間的電容較小，因此，柵極電極與源極電極之間的耐靜電破壞量較低。
[0121]如圖9所示，在電流檢測MOSFET中內置有橫型η溝道MOSFET。即，電流檢測MOSFET的柵極電極側連接有橫型η溝道MOSFET的漏極以及柵極電極。
[0122]〈效果〉
[0123]通過以該方式構成，在正的過電壓施加於電流檢測MOSFET的柵極電極與源極電極之間時，電流流向橫型η溝道MOSFET側，因此能夠抑制電流檢測MOSFET的柵極電極與源極電極之間的靜電破壞等過電壓破壞。另外，能夠防止晶片的無效面積的增加。
[0124]〈第7實施方式〉
[0125]〈結構〉
[0126]在第6實施方式所示的寬帶隙半導體裝置中，通過將內置的橫型η溝道MOSFET的柵極電極與源極電極之間的閾值電壓(VGSth)設為大於或等於25V，從而能夠防止橫型η溝道MOSFET對電流檢測MOSFET的正常動作造成影響。
[0127]其原因在於，由於通常的電流檢測MOSFET的柵極電極與源極電極之間的最大額定電壓為20V，因此，通過將內置的橫型η溝道MOSFET的VGSth設為大於或等於25V，從而在柵極電極與源極電極之間的電壓小於或等於20V，電流檢測MOSFET正常動作時，橫型η溝道MOSFET不進行動作。
[0128]此外，通過將橫型η溝道MOSFET的VGSth設為大於或等於25V，從而橫型η溝道MOSFET的正向壓降(導通電壓)也增大，能夠利用橫型η溝道MOSFET消耗由於柵極過電壓而產生的柵極電流。因此，無需在橫型η溝道MOSFET與電流檢測MOSFET之間追加消耗柵極電流的電阻。
[0129]〈第8實施方式〉
[0130]〈結構〉
[0131]圖10是示出本實施方式所涉及的寬帶隙半導體裝置的結構的俯視圖。
[0132]在本實施方式中，示出內置的橫型η溝道MOSFET配置於電流檢測MOSFET的導線接合焊盤區域內的情況。
[0133]如圖10所示，以將形成多個個體單元的激活區域包圍的方式形成有柵極配線32以及FLR33。另外，以將激活區域覆蓋的方式配置有源極焊盤30，並沿柵極配線32而配置有柵極焊盤31以及電流檢測焊盤34。
[0134]內置於電流檢測MOSFET中的橫型η溝道MOSFET配置於電流檢測焊盤34內。
[0135]〈效果〉
[0136]這樣，通過配置於電流檢測MOSFET的導線接合焊盤區域內，從而不會增加SiC-MOSFET晶片的無效區域，能夠內置橫型η溝道M0SFET，能夠抑制晶片成本的增加。
[0137]〈第9實施方式〉
[0138]〈結構〉
[0139]圖11及圖12示出在第2實施方式以及第7實施方式中，在SiC-MOSFET的場氧化工序中同時形成了內置的橫型η溝道MOSFET的場絕緣膜11的情況。
[0140]通常，SiC-MOSFET周邊區域中的在場氧化工序中形成的氧化膜，與激活區域(個體單元)中的柵極氧化膜6相比，膜厚較厚。通過將在場氧化工序中形成的該氧化膜用作橫型η溝道MOSFET的柵極絕緣膜，從而無需增加工序便能夠形成橫型η溝道MOSFET的柵極絕緣膜。另外，由於該氧化膜的膜厚較厚，因此能夠使橫型η溝道MOSFET的VGSth高於SiC-MOSFET 的 VGSth。
[0141]因此，不會增加晶片成本，能夠內置不對SiC-MOSFET的正常動作造成影響的橫型η 溝道 MOSFET。
[0142]〈效果〉
[0143]根據本實施方式，場絕緣膜11在包圍縱型寬帶隙半導體MOSFET的周邊區域的形成工序中形成。
[0144]通常，SiC-MOSFET的在場氧化工序中形成的氧化膜與SiC-MOSFET的激活區域的柵極氧化膜相比較厚。通過將場氧化工序的氧化膜用作橫型η溝道MOSFET的柵極氧化膜，從而無需增加工序便能夠使橫型η溝道MOSFET的柵極電極與源極電極之間的閾值電壓高於SiC-MOSFET的激活區域的柵極電極與源極電極之間的閾值電壓。
[0145]〈第10實施方式〉
[0146]〈結構〉
[0147]在本實施方式中，示出在第2實施方式及第7實施方式中，對寬帶隙半導體層的表層進行蝕刻而形成凹部20，在該凹部20內形成有橫型η溝道MOSFET的η+源極層4Α的情況。
[0148]圖13及圖15是示出本實施方式所涉及的寬帶隙半導體裝置的結構的概要剖視圖。圖14是示出圖13中的Α-Α』處的濃度分布的圖，圖16是示出圖15中的Β-Β』處的濃度分布的圖。在圖14及圖16中，縱軸表示各層的雜質濃度，橫軸表示在將圖13及圖15中的橫向設為X軸的情況下的X軸方向上的位置。
[0149]如圖14及圖16所示，通常，P基極層的濃度是從η —層2的表層進入得越深的部分，P型濃度越高。由此，通過對η —層2表層進行蝕刻而形成凹部20，在凹部20內形成橫型η溝道MOSFET的η+源極層4Α，從而能夠在與SiC-MOSFET的激活區域相比ρ型濃度更高的區域，形成橫型η溝道MOSFET的η溝道。
[0150]因此，在橫型η溝道MOSFET中，即使不增厚柵極絕緣膜，也能夠獲得比SiC-MOSFET的激活區域(個體單元)高的VGSth。
[0151]因此，能夠內置即使在柵極電極與源極電極之間的最大額定電壓為小於或等於20V的正常動作中，也不會對SiC-MOSFET的正常動作造成影響的橫型η溝道M0SFET。
[0152]〈效果〉
[0153]根據本實施方式，寬帶隙半導體裝置具備在ρ基極層3Α (第2基極層)的表層形成的凹部20。並且，η+源極層4Α形成於凹部20內。
[0154]通常，SiC-MOSFET的ρ基極層濃度是，自SiC最表面層越深的部分的P層濃度越高。因此,通過對SiC表面進行蝕刻而形成凹部20，形成η+源極層4Α位於凹部20內的橫型η溝道M0SFET，由此能夠在與SiC-MOSFET的激活區域相比ρ層濃度更高的區域中形成溝道。
[0155]因此，無需增厚橫型η溝道MOSFET的柵極氧化膜便能夠獲得與SiC-MOSFET的激活區域相比更高的柵極電極與源極電極之間的閾值電壓。因此，在柵極電極與源極電極之間的最大額定電壓小於或等於20V的正常動作中，橫型η溝道MOSFET不會對SiC-MOSFET的激活區域、電流檢測元件的動作造成影響。
[0156]雖然在上述實施方式中還記載有各構成要素的材質、材料、實施條件等，但是這些僅為示例，並不限於記載的內容。
[0157]此外，本發明能夠在其發明的範圍內，對各實施方式進行自由組合或對各實施方式的任意構成要素進行變形，或者在各實施方式中省略任意的構成要素。
【權利要求】
1.一種寬帶隙半導體裝置，其特徵在於，具備縱型寬帶隙半導體MOSFET以及橫型寬帶隙半導體M0SFET， 該縱型寬帶隙半導體MOSFET具備: 第2導電型的第I基極層，其形成於第I導電型的寬帶隙半導體層的表層； 第I導電型的第I源極層，其形成於所述第I基極層的表層； 柵極絕緣膜，其形成於夾在所述第I源極層與所述寬帶隙半導體層之間的所述第I基極層上； 第I柵極電極，其形成於所述柵極絕緣膜上； 層間絕緣膜，其形成為將所述第I柵極電極覆蓋； 第I源極電極，其形成為將所述層間絕緣膜、所述第I基極層以及所述第I源極層覆蓋；以及 漏極電極，其形成於所述寬帶隙半導體層的下方， 該橫型寬帶隙半導體MOSFET具備: 第2基極層，其在所述寬帶隙半導體層的表層與所述第I基極層在同一工序中形成； 場絕緣膜，其形成於所述第2基極層上； 第2源極層，其在所述第2基極層的表層夾著所述場絕緣膜形成，且與所述第I源極層在同一工序中形成； 第2柵極電極，其至少形成於所述場絕緣膜上，且與所述第I柵極電極為同一層； 第3柵極電極，其形成於一側的所述第2源極層上，與所述第2柵極電極電連接；以及 第2源極電極，其形成於另一側的所述第2源極層上。
2.根據權利要求1所述的寬帶隙半導體裝置，其特徵在於， 所述第2源極電極與所述第I源極電極為同一層。
3.根據權利要求1所述的寬帶隙半導體裝置，其特徵在於， 所述第2源極電極是以包圍所述縱型寬帶隙半導體MOSFET的方式形成的終端區域的接地配線。
4.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於， 在所述橫型寬帶隙半導體MOSFET中所述第2柵極電極與所述第2源極電極之間的閾值電壓設為大於或等於25V。
5.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於， 所述場絕緣膜在將所述縱型寬帶隙半導體MOSFET包圍的周邊區域的形成工序中形成。
6.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於， 所述縱型寬帶隙半導體MOSFET是電流檢測M0SFET。
7.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於， 所述橫型寬帶隙半導體MOSFET配置於所述縱型寬帶隙半導體MOSFET的柵極焊盤區域內。
8.根據權利要求6所述的寬帶隙半導體裝置，其特徵在於， 所述橫型寬帶隙半導體MOSFET配置於所述縱型寬帶隙半導體MOSFET的電流檢測焊盤區域內。
9.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於，還具備在所述第2基極層的表層形成的凹部，所述第2源極層形成於所述凹部內。
10.根據權利要求1至3中任一項所述的寬帶隙半導體裝置，其特徵在於，所述寬帶隙半導體是SiC或GaN。
【文檔編號】H01L27/04GK104282686SQ201410320367
【公開日】2015年1月14日 申請日期:2014年7月4日 優先權日:2013年7月4日
【發明者】末川英介, 鹿口直鬥, 池上雅明 申請人:三菱電機株式會社