存儲器單元布局及工藝流程的製作方法

2023-05-09 02:19:41 1

專利名稱：存儲器單元布局及工藝流程的製作方法
技術領域：
本發明大體來說涉及集成電路設計，且更特定來說涉及用於在使特徵尺寸升到最 大的同時使面積降到最小的布局。
背景技術：
由於許多因素(包括現代電子學中對提高的便攜性、計算能力、存儲器容量及能 量效率的要求)，集成電路的尺寸不斷減小。為推動這些尺寸減小，形成集成電路的 組成特徵的尺寸(例如，電子裝置及互連接線寬度)也不斷降低。
降低特徵尺寸的趨勢在存儲器電路或裝置(例如，動態隨機存取存儲器(DRAM)、 靜態隨機存取存儲器(SRAM)、鐵電(FE)存儲器等)中最為明顯。舉例來說，DRAM通 常包含數百萬個相同的電路元件(稱作存儲器單元)。在一種應用中， 一對存儲器單 元包含三個電子裝置兩個存儲電容器及具有由所述存儲器單元共享的單個源極、兩 個柵極、兩個溝道及兩個漏極的存取場電晶體。因此，所述存儲器單元對具有兩個可 各自存儲一個位(二進位數字)的數據的可尋址位置。可經由所述電晶體將一個位寫 入到所述單元的位置中的一者且通過所述漏極電極上的讀出電荷從所述源極電極地點 讀取所述位。
通過降低組成電裝置及對其進行存取的導線的尺寸，可降低併入有這些特徵的存 儲器裝置的尺寸。因此，可通過將更多的存儲器單元安裝到存儲器裝置上來增加既定 晶片面積的存儲容量。
特徵尺寸的不斷減小對用於形成所述特徵的技術提出越來越高的要求。 一種熟知 的技術是光刻術，其通常用於將襯底上的特徵(例如，導線)圖案化。間距的概念可 用於闡述這些特徵的尺寸。對於代表存儲器陣列的重複圖案，將間距界定為兩個相鄰 特徵中相同點之間的距離。鄰近特徵通常由一材料(例如，絕緣體)分離。因此，可將間距視為特徵的寬度與使所述特徵與相鄰特徵分離的間隔或材料的寬度的總和。由 於光學因素(例如，鏡頭限制及光或輻射波長)，光刻技術具有最小間距，低於所述 最小間距特定的光刻技術就不能夠可靠地形成特徵。此最小間距通常由界定所述最小 間距的1/2的變量或特徵尺寸F指代。此變量經常稱作"解析度"。最小間距2F對特 徵尺寸減小施加理論限制。
間距加倍是一種用於使光刻技術的能力延伸出其最小間距的方法，從而實現小於 2F的間距。兩種間距加倍技術圖解說明並闡述於頒發給羅威(Lowrey)等人的第 5,328,810號美國專利及阿巴特契夫(Abatchev)等人於2004年9月2日提出申請的 第10/934,778號美國專利申請案中，兩個專利的整體揭示內容以引用的方式併入本文 中。所述技術可成功地減小潛在的光刻間距；然而，其也增加製造成本。
用於改善使用常規光刻技術所可能的密度的另一種方法是改變存儲器裝置的布 局以在相同的面積中安裝更多的存儲器單元而不改變間距。使用此種方法，可減小所 述存儲器裝置的尺寸而不超出光學限制限定的最小間距2F。另一選擇為，所述存儲器 裝置可經配置以在維持不變間距的同時容納更多的存儲器單元。
這兩種方法(間距加倍與存儲器布局改變)很少和諧地使用。相應地，需要一種 形成在某些元件之間具有更大間距的存儲器裝置的方法，即使所述存儲器裝置的尺寸 同時縮減或所述存儲器裝置的密度同時增加。當經間距倍增的元件的小間距可能潛在 地損傷光刻技術充分界定並分離所述存儲器裝置的其它元件的能力時，結合間距倍增 尤其需要此種存儲器設計或布局。

發明內容
根據本發明的一個方面，揭示一種存儲器裝置。所述存儲器裝置包含大致線性有 源區，所述有源區包含界定第一軸線的一個源極及至少兩個漏極。所述存儲器進一步 包含由第一間距界定的至少兩個大致平行字線，第一字線的至少一部分位於所述至少 兩個漏極中的第一者與所述源極之間，且第二字線的至少一部分位於所述至少兩個漏 極中的第二者與所述源極之間。所述存儲器裝置進一步包含由第二間距界定的至少兩 個數字線，所述至少兩個數字線中的一者耦合到所述源極並形成第二軸線。所述第一
與第二軸線之間的銳角在10度到80度的範圍內，且所述第一及第二間距中的一者比 用於形成所述存儲器裝置的光刻技術的最小解析度(F)大2.5倍，且所述存儲器裝置的 第一及第二間距中的另一者比所述最小解析度小兩倍。
根據本發明的另一方面，提供一種集成電路。所述集成電路包含至少兩個存儲器 單元，所述存儲器單元包含共享一源極的至少兩個漏極，所述至少兩個存儲器單元界 定在所述至少兩個漏極中的至少一者與所述源極之間延伸的第一縱軸線。所述集成電 路進一步包含與所述至少兩個存儲器單元相交的至少兩個大致平行、凹陷字線。所述 集成電路進一步包含由介於用於形成所述集成電路的光刻技術的最小解析度(F)的2.75倍與3.25倍之間的間距界定的至少兩個數字線，所述至少兩個數字線中的一者耦 合到所述源極並沿第二軸線延伸。優選地，所述第一及第二軸線在其之間形成銳角， 且所述字線由介於所述最小解析度的1.25倍與1.9倍之間的有效間距界定。
根據本發明的另一方面，提供一種系統。所述系統優選地包含有源區，所述有源 區包含源極及漏極及由間距加倍技術形成的字線，所述字線的至少一部分與所述有源 區相交。所述系統進一步包含具有比用於形成所述系統的光刻技術的最小解析度(F)大 2.5倍的間距的至少兩個數字線，所述至少兩個數字線中的一者電耦合到所述源極。
根據本發明的另一實施例，揭示一種製造存儲器裝置的方法。根據此方法，提供 一襯底，且在所述襯底內界定至少一個有源區，所述有源區包含一個源極及兩個漏極， 所述源極與所述漏極中的至少一者形成線，沿所述線界定第一軸線。還通過間距加倍 技術在所述襯底內界定至少一對字線。在所述襯底上方還界定至少兩個數字線，所述 至少兩個數字線中的一者的至少一部分在所述源極上方延伸並界定與所述第一軸線形 成銳角的第二軸線，且所述至少兩個數字線具有介於用於形成所述存儲器裝置的光刻 技術的最小解析度(F)的2.75倍與3.25倍之間的間距。
根據本發明的另一方面，提供一種存儲器裝置。所述存儲器裝置包含大致線性有 源區，所述有源區包含界定第一軸線的一個源極及至少兩個漏極。所述存儲器裝置進 一步包含形成第二軸線的至少兩個大致平行字線，第一字線的至少一部分位於所述至 少兩個漏極中的第一者與所述源極之間，且第二字線的至少一部分位於所述至少兩個 漏極中的第二者與所述源極之間。所述存儲器裝置進一步包含耦合到所述源極並形成 第三軸線的數字線，其中所述第二與第三軸線大體垂直，且其中所述第一與第三軸線 之間的銳角在40度到50度的範圍內。
根據本發明的另一方面，揭示一種形成存儲器裝置的方法。提供一襯底，且在所 述襯底內界定至少一個有源區，所述有源區包含一個源極及兩個漏極，所述源極與所 述漏極中的至少一者形成線，沿所述線界定第一軸線。在所述襯底內還界定至少一對 字線，所述對字線與所述至少一個有源區相交且所述對字線具有比用於形成所述存儲 器裝置的光刻技術的最小解析度(F)小兩倍的間距。還沿大體垂直於所述至少一對字線 的第二軸線在所述襯底上方界定至少兩個數字線，所述至少兩個數字線中的一者的至 少一部分在所述源極上方延伸，且所述至少兩個數字線具有介於所述最小解析度的 2.75倍與3.25倍之間的間距。


從對優選實施例的詳細闡述及附圖將更好地了解本發明，附圖意在圖解說明而非 限制本發明。
圖1是根據本發明的優選實施例布置的存儲器裝置的示意性平面圖。
圖2是根據本發明的優選實施例沿線2-2截取的圖1的存儲器裝置的示意性截面側視圖。
圖3-7是根據本發明的優選實施例的半導體裝置的一部分的一系列截面圖，其圖
解說明類似於圖1及2的DRAM存取電晶體的形成。
圖8是根據本發明的一個實施例圖7的裝置在矽凹陷到溝槽中之後且在矽化物的 金屬的沉積之前的示意性截面圖。
圖9是根據本發明的另一實施例圖7的裝置在將矽平面化到溝槽中且沉積矽化物 的金屬之後的示意性截面圖。
圖10A-11B是圖解說明在對圖9的裝置實施矽化退火之後存儲器存取裝置的經完 全矽化、凹陷柵極的顯微圖。
圖12是顯示圖10A-11B的經部分製作的半導體裝置在將所述經完全矽化的柵極 凹陷並埋入其溝槽中之後的示意性截面圖。
圖13-21是根據本發明另一實施例的半導體裝置的一部分的一系列截面圖，其圖 解說明所述陣列中外圍電晶體柵極堆疊及凹陷存取裝置(類似於圖1及2的外圍晶體 管柵極堆疊及凹陷存取裝置)的同時形成。
具體實施例方式
雖然結合間距加倍技術圖解說明本發明的優選實施例，但應了解這些優選實施例 的電路設計可併入到任何集成電路中。特定來說，可有利地應用所述實施例來形成具 有電裝置陣列(包括邏輯或門陣列)的任何裝置及易失性或非易失性存儲器裝置(例 如，DRAM、 RAM或閃速存儲器)。通過本文所述方法形成的集成電路可併入到多個 更大系統(例如，母板、桌上型或膝上型計算機、數位相機、個人數字助理或對於其 存儲器為有用的多個裝置中的任一者)中的任一者中。
根據本發明的一個實施例布置的一個存儲器裝置(DRAM)的設計及所起的作用 圖解說明於圖式中且更加詳細地闡述於下文中。
圖1顯示存儲器裝置10的一部分的視圖。此示意性布局解說明形成存儲器 裝置IO的各種電裝置及其它組件。當然，這些組件中的許多在純直觀表示法中無法區 分，但人為地將圖1中所示組件中的某些與其它組件區分以突出其功能性。存儲器裝 置IO構建在襯底11上以及襯底11中，襯底11形成在其中形成電裝置的半導體材料 的最低層級。襯底ll通常包含矽。當然，如所屬領域的技術人員所熟知，也可使用其 它的適合材料(例如，其它族ra-v元素)。當闡述所述其它組件時，參照襯底ll的 頂表面可最容易地了解其深度或高度(最佳見於圖2中)。
在圖1中還顯示四條伸長字線12a、 12b、 12c、 12d沿存儲器裝置10延伸。在優 選實施例中，使用間距加倍技術形成這些字線12。特定來說，通過將結合圖3-9更加 詳細論述的方法優選地形成這些字線12。使用此種技術，所得特徵的間距可小於光刻 技術所界定的最小間距。舉例來說，在一個實施例中，所得特徵的間距可等於光刻技術所界定最小間距的1/2。
大體來說，如所屬領域的技術人員所熟知，可通過以下序列的步驟實施間距加倍。 首先，光刻術可用於在上覆於可延伸材料層及襯底上的光致抗蝕劑層中形成線圖案。 如上所揭示，此光刻技術實現鄰近線之間的2F間距，此間距受光刻術的光學特性的限 制。在一個實施例中，F在60到100 nm的範圍內。此範圍對於用於界定特徵的目前 工藝水平光刻技術是典型的。在一個光刻術系統中，F等於約86 nm，而在另一系統 中，F等於約78nm。
如所屬領域的技術人員將很好地了解，由光刻術界定的每條線的寬度還通常界定 為F。然後，可通過蝕刻步驟(優選地為各向異性)將所述圖案轉移到可延伸材料的 更低層，從而在所述更低層中形成佔位物(placeholder)或心軸(mandrel)。然後， 可剝離所述光致抗蝕劑線，且可同向性地蝕刻所述心軸以增加相鄰心軸之間的距離。 優選地，將相鄰心軸之間的距離從F增加到3F/2。另一選擇為，可在抗蝕劑的層級實 施所述同向性"縮減"或"修整"蝕刻。然後，可在所述心軸上方沉積間隔物材料的 保形層。此材料層覆蓋所述心軸的水平及垂直表面兩者。因此，通過在定向間隔物蝕 刻中優先從水平表面上蝕刻所述間隔物材料而在所述心軸的側上形成間隔物(即，從 另一材料的側壁延伸的材料)。然後，選擇性地移除剩餘的心軸，僅留下所述間隔物， 其可共同用作圖案化的掩模。因此，在既定間距2F原先包括界定一個特徵及一個間隔 的圖案的情況下，同一寬度現在包括由所述間隔物界定的兩個特徵及兩個間隔。因此， 有效地降低了可通過既定光刻技術實現的最小特徵尺寸。下文將參照圖3-9更加詳細 地論述此間距加倍方法，可針對特徵尺寸的進一步減小重複此方法。
當然，如在所屬技術中將熟知，可變化縮減/修整蝕刻的程度及所沉積間隔物的厚 度以實現多種特徵及間距尺寸。在所述圖解說明的實施例中，雖然所述光刻技術可解 決2F的間距，但所述特徵(即，本發明實例中的字線12)具有F的間距。字線12由 約F/2的寬度界定，且鄰近字線12a、 12b或12c、 12d由同一寬度F/2分離。同時，作 為所述間距加倍技術的副產物，隔開的字線12b、 12c之間的分離為3F/2。在優選實施 例中，用絕緣體填充隔離溝槽且所述隔離溝槽位於這些字線12b、12c之間的此分離內； 然而，在其它實施例中，此隔離溝槽無需存在。
對於每個3F的距離來說，存在兩個字線，產生所謂的有效間距3F/2。更大體來 說，所述字線優選地具有介於1.25F與1.9F之間的有效間距。當然，用於界定所述字 線的特定間距僅是一個實例。在其它實施例中，可通過更常規的技術製作所述字線， 且無需使用間距加倍。在一個實施例中，舉例來說，所述字線可各自具有F的寬度且 可由F、 2F、 3F或某一其它寬度分離。在又一實施例中，所述字線也無需成對形成。 舉例來說，在一個實施例中，僅一個字線需要通過每一有源區。
字線12的總長度在圖1中不可見，但在典型的實施方案中，每一字線12可延伸 穿過數百、數千或數百萬個電晶體。如所屬領域的技術人員所熟知，在字線12的邊緣 處，字線12通常電耦合到一裝置(例如，電源)，其可施加穿過字線12的電流。經常，字線12的電源經由存儲器控制器間接耦合到CPU。
在一個實施例中，字線12包含p型半導體，例如摻雜有硼的矽。在其它實施例 中，如所屬領域的技術人員所熟知，字線12可包含n型半導體，金屬矽化物、鉤或其 它表現類似的材料。在某些實施例中，字線12可包含呈分層、混合或化學鍵合配置的 多種材料。
圖1中所見水平線由數字線14a、 14b形成。在一個實例性實施例中，這些數字 線中的每一者的寬度(圖解說明為圖1中的DL)等於F。未使用間距加倍形成這些實 例性數字線14。在優選實施例中，鄰近數字線14a、 14b由圖解說明為圖1中的S的 距離(等於2F)分離。所述數字線的間距優選地大於2.5F，且優選地小於4F。在無 間距加倍技術的情況下，更低限制當然由用於形成所述數字線的光刻技術施加。另一 方面，在此範圍的上端附近，所述光刻術欠精確，且因此更便宜，但所述存儲器本身 開始變得太大。在更優選的實施例中，所述數字線的間距介於2.75F與3.25F之間。 此範圍表示製造容易性與晶片尺寸之間的平衡。在所述圖解說明的實施例中，數字線 14具有3F的間距。當然，在其它實施例中，不同的寬度及間隔也是可能的。
如同字線12，數字線14的總長度在圖1中也不可見，且數字線14通常延伸穿過 許多電晶體。如所屬領域的技術人員所熟知，在數字線14的邊緣處，數字線14通常 電耦合到電流讀出放大器，且從而耦合到電源或電壓源。經常，數字線14的電源也經 由存儲器控制器間接耦合到CPU。作為數字線14之間更寬鬆間距的結果，所述讀出 放大器可彼此更遠地間隔，從而放寬其製造容許偏差，且降低鄰近數位訊號的電容耦 合的可能性。
在一個實施例中，數字線14包含導電金屬，例如鎢、銅或銀。在其它實施例中， 如所屬領域的技術人員所熟知，可使用其它導體或半導體。
在圖1中可見的其它特徵為有源區16 (圖解說明於曲線矩形內)，其形成相對於 所述數字線的軸線B成角度的軸線A。這些矩形表示襯底11內的經摻雜區域或阱； 然而，在其它實施例中，這些矩形未必表示存儲器裝置10及襯底11內或上的物理結 構或材料。有源區16界定存儲器裝置10的含有場效電晶體且通常由場隔離元件(例 如，淺溝槽隔離(STI))包圍的那些部分。在一個優選實施例中，這些有源區各自包含 兩個漏極18及一個源極20。如所屬領域的技術人員所熟知，所述源極及漏極可大於 或小於圖1中所圖解說明的大小。也可以所屬領域的技術人員所熟知的多種方式中的 任一種製作所述源極及漏極。
在另一實施例中，所述有源區可包含一個源極及一個漏極，其中所述源極在所述 數字線附近形成，且所述漏極通過字線與所述源極分離。在此一實施例中，可類似於 圖1中的存儲器裝置IO配置所述存儲器裝置，但僅需要一個字線通過每一有源區。當 然，在另一實施例中，有源區可包含一個源極及一個漏極，且所述存儲器裝置可進一 步包含在所述有源區附近延伸、類似於圖1中所示成對字線12c、12d配置的兩個字線。 在此一實施例中，所述兩個字線兩者均可在所述源極與漏極之間延伸，並提供對電晶體的冗餘控制。
如圖解說明，數字線14接近每一源極20且優選地在每一源極20 (位於所述數字 線的行中)上方伸展(參見圖2)。同時，每一源極20的每一側通過字線12與其鄰 近漏極18分離。在一個實施例中，源極20及漏極18包含n型半導體材料，例如，摻 雜有磷或銻的矽。在其它實施例中，如所屬領域的技術人員所熟知，源極20及漏極 18可包含p型半導體，或其可用其它材料製作。事實上，無需用相同化合物製作源極 20及漏極18。
參照圖2簡要論述存儲器裝置10所起的作用，圖2顯示有源區16中的一者的截 面圖。對於對DRAM起作用的基本方式的進一步論述來說，頒發給Seely等人的第 3,731,287號美國專利(其整體內容以引用的方式併入本文中)更加詳細地論述DRAM。
如圖2中所示，漏極18及源極20可包含來自襯底11的相對平坦上表面的突出 物。在一個優選實施例中，將源極20及漏極18與襯底11製作成單片，且源極20及 漏極18通過蝕刻單片晶圓片或襯底而相對於襯底11的表面凸起；在另一種布置中， 使用所屬領域的技術人員所熟知的技術通過選擇性外延沉積來形成所述源極及漏極突 出物。
在一個實施例中，數字線14b的至少一部分位於源極20的上表面上方。如圖2 中所圖解說明，源極20通過數字線插腳22電耦合到數字線14b，如圖所示，可在多 個階段或單個階段中形成所述插腳。同時，源極20通過字線12a、 12b與兩個漏極18 分離。字線12a、 12b優選地嵌入到襯底11中，從表面向下延伸。此設計的電晶體經 常稱作凹陷存取裝置或RAD。漏極18又通過接觸插腳28電耦合到存儲電容器24， 且特定來說耦合到存儲電容器24的更低電極26。在優選實施例中，存儲電容器24包 含通過電介質材料32與參考電極30分離的更低電極26。在此配置中，這些堆疊存儲 電容器24以所屬領域的技術人員所熟知的方式起作用。如圖解說明，存儲電容器24 優選地位於襯底11的平面上方，雖然在其它布置中可使用溝槽式電容器。
在一個實施例中，每個存儲電容器24的一側形成參考電極30，而更低電極26電 耦合到相關聯漏極18。字線12a、 12b在其通過的場效電晶體中用作柵極，而數字線 14b用作其電耦合到的源極的信號。因此，字線12a、 12b通過允許或防止數字線14b 上所載攜的信號(表示邏輯"0"或邏輯"1")寫入存儲電容器24或從存儲電容器 24讀取來優選地控制到耦合到每一漏極18的存儲電容器24的存取。因此，連接到相 關聯漏極18的兩個電容器24中的每一者可含有一個位的數據(即，邏輯"0"或邏輯 "1")。在存儲器陣列中，所選擇數字線與字線的組合可唯一地識別應向其寫入數據 或應從其讀取數據的存儲電容器24。
然後返回圖1，可更加詳細地論述存儲器裝置10的設計及幾何形狀。已在圖1的 右下角中圖解說明多個軸線。這些軸線與形成存儲器裝置10的電路元件的縱軸線大體 對準，且圖解說明這些軸線以更清楚地顯示各種電裝置與組件之間形成的角度。軸線 A表示有源區16的縱軸線。每一有源區16的漏極18及源極20優選地具有可用於界定縱軸線的大致線性關係。如圖解說明，所有有源區16大致平行。當然，應了解漏極
18及源極20無需形成絕對直的線，且實際上這三個點可界定大致角度。因此，在某 些實施例中，可通過兩個漏極18或通過源極20及漏極18中的僅一者或以所屬領域的 技術人員所清楚了解的多種其它方式來界定軸線A。在其它實施例中，其中所述有源 區包含單個漏極及單個源極，可通過所述單個漏極與單個源極之間的線界定軸線A。
軸線B表示數字線14b的縱軸線。在所述圖解說明的實施例中，數字線14b形成 大致直線。正如有源區16優選地平行，數字線14a、 14b也優選地形成大體平行軸線。 因此，在優選實施例中，至少在每一存儲器單元的區域中，每個有源區16的軸線A 與數字線14的每個軸線B形成類似的角度。
在優選實施例中(圖解說明於圖1中)，在軸線A與軸線B之間形成一銳角。 在所述圖解說明的實施例中，界定於軸線A與軸線B之間的此銳角0為45°。
有源區16相對於數字線14成角度便於延伸於漏極18與相關聯存儲電容器24之 間的接觸插腳28的定位。在所述優選實施例(圖解說明於圖2中)中，由於這些接觸 插腳28從漏極18的頂表面延伸，因此如果數字線14不在漏極18的頂部上方延伸那 麼工程技術將簡化。通過使有源區16成角度，可選擇數字線14與漏極18之間的距離 以推動所述漏極與接觸插腳之間的電子接觸，即使在數字線14與同一有源區16的源 極20大致重疊並接觸時。
當然，角度e可具有經選擇以使所述電裝置的間距最大的多個值中的任一者。如
所屬領域的技術人員將容易地明了，不同的角度將產生鄰近有源區之間的不同間距。
在一個實施例中，角度e優選地介於io。與80。度之間。在更優選的實施例中，角度e
介於20。與60。之間。在又一更優選的實施例中，角度G介於40。與50。之間。
轉向圖3-10，更加詳細地圖解說明一種製作存儲器裝置10的間距加倍字線12的 方法。所屬領域的技術人員將容易地了解，可單獨用其它族的材料替代所述圖解說明 的實施例的特定材料或將所述圖解說明的實施例的特定材料與其它族的材料組合。圖 3圖解說明半導體襯底11，已根據常規半導體處理技術在襯底11上方形成薄的臨時層 40 (在優選實施例中包含氧化物)。然後，在襯底11及臨時層40上方沉積硬掩模層 42 (例如，氮化矽)。可通過任何眾所周知的沉積工藝(例如，濺鍍、化學氣相沉積 (CVD)或低溫度沉積或其它)形成硬掩模層42。雖然在所述優選實施例中硬掩模層42 包含氮化矽，但必須了解其也可由氧化矽或(例如)適合用於下述選擇性蝕刻步驟的 其它材料形成。
接下來，在未圖解說明於所述圖式中的步驟中，使用在硬掩模層42上方形成的 光致抗蝕劑層將硬掩模層42圖案化。可使用常規光刻技術將所述光致抗蝕劑層圖案化 以形成掩模，且然後穿過所述經圖案化的光致抗蝕劑來各向異性地蝕刻硬掩模層42 以獲得以y維(如圖l所界定)延伸的多個硬掩模柱44，其中溝槽46將那些柱分離。 然後，可通過常規技術(例如，通過使用基於氧的等離子)來移除所述光致抗蝕劑層。
參照圖5A，在溝槽46在硬掩模層42中形成之後，可沉積間隔物材料的保形層以覆蓋存儲器裝置10的整個表面。優選地，可相對於襯底11及臨時層40選擇性地蝕 刻所述間隔物材料，且可各相對於所述間隔物材料選擇性地蝕刻襯底11及臨時層40。 在所述圖解說明的實施例中，所述間隔物材料包含多晶矽。可使用任何適合的沉積工 藝(例如，CVD或物理氣相沉積(PVD))來沉積所述間隔物材料。
在將所述間隔物材料敷設到存儲器裝置10的垂直及水平表面上方之後，可使用 各向異性蝕刻以在定向間隔物蝕刻中優先從所述水平表面上移除所述間隔物材料。因 此，所述間隔物材料形成為間隔物48， g卩，從另一材料的側壁延伸的材料。如圖5中 所示，間隔物48在溝槽46中形成且使溝槽46變窄。
參照圖5B，然後可在存儲器裝置10的整個表面上方沉積第二硬掩模層49。將此 硬掩模層49 (在優選實施例中也是氮化矽)優選地沉積到足以填充溝槽46的厚度。 當然，可通過多種適合沉積工藝(包括CVD或PVD)中的任一種沉積硬掩模材料49。 在沉積充足量的硬掩模材料49之後，可通過所屬領域的技術人員所熟知的多種工藝中 的任一種移除可能已在間隔物48上方及先前沉積的硬掩模42的其它部分上方形成的 多餘部分。舉例來說，可將裝置10的表面平面化到圖5B中虛線的程度，使得剩餘間 隔物48的側壁近乎垂直。可使用任何適合的平面化工藝，例如化學機械平面化。
可使用多種工藝中的任一種剝離現在暴露在存儲器裝置10的頂表面處的間隔物 48。在所述圖解說明的實施例中，可使用一種相對於氮化矽選擇性地剝離多晶矽的工 藝。舉例來說，在一個實施例中，可使用選擇性溼式蝕刻。通過選擇性蝕刻臨時層40 以及襯底11的第二蝕刻來進一步加深在已蝕刻的間隔物48處形成的溝槽。也優選地 使用定向工藝(例如，離子銑或反應性離子蝕刻)來形成這些溝槽。
圖6圖解說明這些工藝的結果，其中呈溝槽50形式的開口或凹陷由小於單獨使 用光刻技術所可能的最小間距的間距分離。優選地，溝槽50在頂部具有介於約25 nm 與75nm之間的寬度。當然，所屬領域的技術人員應了解，可使用間距倍增的眾多其 它技術來達到圖6中所示的階段。許多此類技術通常將包括間隔物工藝，通過所述工 藝物理沉積可實現小於單獨使用光刻技術的間距。溝槽50通常還具有大於1:1且優選 地大於2:1的縱橫比。增加的深度使可用體積升到最大且從而使字線的導電性升到最 大，但代價是用適合材料填充中的困難。
在形成這些溝槽50之後，通過所屬領域的技術人員所熟知的多種方法中的任一 種選擇性地剝離硬掩模層42。在圖7中，柵極電介質層54在所述裝置上方毯覆沉積 或熱生長，從而給溝槽50的內表面加上襯裡。所述圖解說明的柵極電介質層54在優 選實施例中包含由熱氧化形成的氧化矽，但在其它實施例中還可以是沉積的高K材料。 然後，還可在整個存儲器裝置10上方毯覆沉積柵極材料層52 (其在所述圖解說明的 實施例中包含多晶矽)。在一個實施例中，柵極層52完全填充溝槽50並形成裝置10 的頂表面。在優選實施例中，不摻雜此多晶矽。
在界定電晶體的漏極及源極的一系列摻雜步驟之後，對溝槽50中未經摻雜的多 晶矽進行回蝕刻，直到柵極層52的頂部駐存於襯底11的頂表面以下。所述工藝的此階段顯示在圖8中。如果經適當摻雜，圖8的凹陷多晶矽52可用作所述存儲器單元晶 體管的字線及柵極電極。
然而，優選地，所述陣列中的柵極電極由導電性遠遠高於傳統多晶矽柵極的導電 材料形成。此是因為凹陷柵極12 (參見圖1及2)窄於典型柵極電極的事實。金屬材 料整體或部分地補償所述陣列中柵極的小體積，從而改善沿字線的橫向信號傳播速度。 因此，可在圖8的未經摻雜多晶矽凹陷之後通過在其上沉積金屬並與之反應來使其矽 化。金屬矽化物可具有佳於經摻雜多晶矽導電性的10倍的導電性並展現適合的功函 數。
參照圖9-12，在另一種布置中，多晶矽52並非凹陷而是首先回蝕刻或向下平面 化到柵極氧化物54，從而在此階段中將所述多晶矽隔離在溝槽50中而不凹陷。溝槽 50中的柵極層52的多晶矽經受矽化(自對準矽化)反應以形成導電材料層56。可毯 覆沉積金屬層55 (圖9)且退火步驟可在所述金屬接觸矽的地方(例如，在多晶矽柵 極層52上方)形成矽化物材料56 (圖12)。在一個實施例中，所述經矽化材料包含 矽及一種或多種金屬，例如鎢、鈦、釕、鉭、鈷或鎳。選擇性金屬蝕刻移除所述多餘 金屬但不移除矽化物56。金屬矽化物56從而形成增加沿字線的橫嚮導電性的自對準 層。
優選地，使柵極層52完全矽化以使橫嚮導電性升到最大。完全反應還保證矽化 物向下形成到溝槽50的底部。在所述圖解說明的凹陷存取裝置(RAD)中，所述溝道不 僅穿過所述柵極的底部而且沿所述柵極的側壁延伸。相應地，不完全矽化將導致沿 RAD溝道長度的不同功函數。此外，完全矽化保證穿過所述陣列、穿過晶圓片從陣列 到陣列及從晶圓片到晶圓片的類似柵極功函數。然而，已發現在圖解說明的溝槽50 的緊湊邊界內用旨在形成導電材料56的單種金屬難以實現完全矽化。舉例來說，鎳或 鈷在高縱橫比的溝槽50中傾於形成孔隙。對於凹陷存取裝置的完全矽化，其它金屬展 現出類似困難。所屬領域的技術人員應了解，對於其它類型凹陷(例如，接觸開口或 通孔、電容器的堆疊容器形狀、電容器溝槽等)中的材料，完全矽化是大有希望的。
在不欲受理論束縛的情況下，出現孔隙似乎是由矽化反應期間的擴散結合所述高 縱橫比溝槽50的緊湊邊界一同導致的。矽在鈷中比鈷在矽中更容易擴散。相應地，矽 傾於在所述反應期間移動，從而在溝槽50中留下孔隙。此外，高溫度相轉變退火將所 述矽化物從CoSi轉換成更穩定的CoSi2。另一方面，與矽到鎳中的擴散相比，鎳更容 易擴散到矽中且因此鎳在其中NiSi轉化成NiSi2相的反應期間也具有產生孔隙的傾向。
相應地，金屬層55優選地包含金屬的混合物，其中在所述混合物中所述金屬中 的至少兩者具有相對於矽的對抗擴散率。舉例來說，金屬層55可包含鎳與鈷的混合物， 使得擴散的方向傾於彼此平衡且使出現孔隙的風險降到最低。在此實例中，鈷優選地 包含少於混合金屬55的50%，且更優選地，所述混合物包含約70-90免的Ni及約10-30% 的Co。我們發現鎳與鈷的此種混合物更容易完成所述柵極層的完全矽化而不出現孔 隙，從而增加沿字線的信號傳播速度。與部分矽化相比，經完全矽化的字線不僅更具
14導電性，而且將保證沿溝道長度的一致功函數。完全矽化還將展現穿過陣列從裝置到 裝置、從陣列到陣列或晶圓片到晶圓片的更佳一致性，因為部分矽化將根據局部溫度 變化等而傾於留下不一致的合成物。
在一個實例中，將包含80% M及20% Co的濺鍍對象濺鍍到多晶矽52上方以產 生金屬層55。然後，所述襯底經受矽化退火。雖然較短時間的高溫(例如，800°C) 退火是可能的，但優選地，在更低溫度下進行更長時間的退火。舉例來說，在400-600°C 下將所述襯底退火25-35分鐘。在實驗中，所述矽化退火在500。C的N2環境下在分批 熔爐中進行30分鐘。
鑑於本文中的揭示內容，所屬領域的技術人員可容易地選擇其它適合的金屬混合 物用於溝槽中的完全矽化。金屬在矽中比矽在所述金屬中更容易擴散的金屬實例包括 Ni、 Pt及Cu。矽在金屬中比所述金屬在矽中更容易擴散的金屬實例包括Co、 Ti及Ta。
圖10A-11B是顯示襯有氧化矽的50 nm寬溝槽中的凹陷、經完全矽化的NixCoySi2 柵極材料的顯微圖。圖IOA及10B以兩種不同的倍率顯示穿過雙溝槽的寬度的截面。 圖11A及11B以兩種不同的倍率顯示沿所述溝槽中的一者的長度的截面。所述溝槽在 頂部具有約50nm的寬度及約150nm的深度，使得這些溝槽的縱橫比為約3:1。我們 觀察到平滑均勻的合成物填充所述溝槽的至少較低部分而不出現孔隙。在圖11-12的 實例中，在沉積多晶矽52 (圖7)之後，可將所述多晶矽僅回蝕刻到柵極電介質頂表 面54，從而將所述矽隔離於所述溝槽中而不凹陷。
現在參照圖12，經矽化的層56可凹陷於所述溝槽中且然後由第二絕緣層58 (例 如，氮化矽)覆蓋。可沉積這些絕緣層58且然後蝕刻或平面化。導電材料56從而形 成己完成存儲器裝置10的字線12a、 12b，且字線12a、 12b通過絕緣層58與其它電 路元件分離。因此，如所屬領域的技術人員將很好地了解，字線12已間距倍增，且具 有僅使用光刻技術所可能間距的約1/2的間距。然而，注意本文中揭示內容的某些方 面提供優點，不管所述字線是否間距倍增。
當然，在其它實施例中，所述間距倍增可通過所屬領域的技術人員所熟知的各種 工藝中的任一種發生。
因此，所述圖解說明的實施例的經矽化層56填充溝槽50的較低部分，優選地填 充所述溝槽高度的大於50%，更優選地填充所述溝槽高度的大於75%。在所述圖解說 明的實施例中，金屬矽化物56中約70-90%的金屬為鎳且所述金屬矽化物中約10-30% 的金屬是鈷。
如所屬領域的技術人員將了解，在優選實施例中，優選地隨著以上某些步驟的完 成同時界定外圍設備中的邏輯，從而使所述晶片製造工藝效率更高。特定來說，界定 凹陷字線的矽及金屬沉積步驟優選地在所述襯底上方同時界定用於外圍設備中的 CMOS電晶體的柵極電極。
參照圖13-21，根據另一實施例，可針對所述陣列中同時處理的柵極電極及外圍 設備中的邏輯區域建立不同的功函數及電阻率。在所述圖解說明的實施例中，此由將陣列RAD溝槽蝕刻穿過多晶矽層來推動，所述多晶矽層形成所述外圍設備中柵極堆 疊的部分。
參照圖13，可在形成所述溝槽之前在襯底11上方沉積多晶矽層60。可將多晶矽 層60首先沉積在薄電介質54a (例如，生長的柵極氧化物)上方。然後，可用間距加 倍掩模(未顯示)(例如相對於圖3-6闡述的掩模)將所述襯底圖案化。還形成蝕刻 終止層61，在所述圖解說明的實施例中蝕刻終止層61包含約100-200 A的TEOS沉積 氧化物。
參照圖14，將溝槽50蝕刻穿過上覆蝕刻終止層61、多晶矽層60、下伏電介質 54a及襯底11。然後，(例如)可通過所述溝槽壁的氧化物在襯底11的暴露部分上方 形成柵極電介質54b。如圖所示，由於預存在的蝕刻終止層61，無明顯進一步氧化物 在多晶矽60的頂表面上方生長。
隨後，如圖15中所示，可將金屬材料62沉積在多晶矽60上方及溝槽50中。如 相對於圖9-12所述，優選地用比多晶矽更具導電性的材料填充溝槽50。在所述圖解 說明的實施例中，金屬材料62包含氮化鈦(TiN)。
參照圖16，優選地將金屬材料62回蝕刻或平面化以在溝槽50中留出導電材料 62的隔離線，在氧化物蝕刻終止層61 (參見圖15)上停止。在回蝕刻之後，移除(例 如，針對蝕刻終止層61的優選氧化物材料使用HF浸漬)上覆在多晶矽層60上的蝕 刻終止層61，而溝槽50中的電介質層54b由金屬材料62保護。隨後，在矽層60 上 方沉積金屬層64、 66。如所屬領域的技術人員將了解，第一電介質層54a、多晶矽層 60及上覆金屬層64、 66可用作外圍設備中的電晶體柵極堆疊。在所關心的兩個區域 (在所述存儲器實例中，在外圍設備及存儲器陣列區域兩者中)中沉積所有這些層。 多晶矽經可變摻雜以建立需要的電晶體功函數，使得單種材料沉積及不同的摻雜步驟 可用於界定CMOS電路的NMOS及PMOS兩者的柵極。上覆金屬層66可用於改善沿 控制所述柵極的線的橫向信號傳播速度，且在所述圖解說明的實施例中包含鎢(W)。 插入金屬層64可保證多晶矽層60與上覆金屬層66之間的接合處的物理及電兼容性 (例如，實現粘著及屏障功能)，且在所述圖解說明的實施例中包含氮化鈦，且更特 定來說金屬豐富的金屬氮化。
參照圖17，所述柵極堆疊還包括蓋層68，其在所述圖解說明的實施例中由氮化 矽形成。圖17顯示在所述襯底的第一或存儲器陣列區域70中填充有金屬材料62的溝 槽50。柵極堆疊層54a、 60、 64、 66及68延伸穿過所述襯底的陣列區域70及第二或 外圍設備或邏輯區域72兩者。光致抗蝕劑掩模76經配置用於將外圍設備72中的晶體 管柵極圖案化。
如圖18中所示， 一系列蝕刻步驟首先蝕刻穿過蓋層68，所述蝕刻步驟包括金屬 蝕刻以移除金屬層64、 66。舉例來說，基於氯的反應性離子蝕刻(R正)可選擇性地移除 典型金屬材料(例如所述圖解說明的鎢捆綁層66及插入金屬氮化物層64)，而在下 伏多晶矽層60上停止。如圖所示，選擇性的高度數使得能夠在多晶矽60暴露之後繼續所述金屬蝕刻直到金屬材料62凹陷到溝槽50中。
現在參照圖19,在使金屬柵極材料62凹陷到所述陣列溝槽中之後可切換所述蝕 刻化學，且可使用同一掩模76將矽60圖案化，從而完成外圍設備72的柵極堆疊80 的圖案化。
現在參照圖20，在移除所述掩模之後，在所述襯底上方沉積間隔物層84，保形 地覆蓋柵極堆疊80但填充陣列溝槽50的頂部處的凹陷。在所述圖解說明的實施例中， 間隔物層84包含氮化矽，但所屬領域的技術人員應了解，可使用多種不同的絕緣材料。
如圖21中所示，後續間隔物蝕刻(定向蝕刻)沿柵極堆疊80的側壁留出側壁間 隔物86，從而允許源極/柵極區的自對準摻雜。然而，在陣列72中，因為用間隔物層 84填充所述溝槽頂部處的淺凹陷(參見圖20)，因此，所述間隔物蝕刻僅回蝕刻陣列 72中的間隔物材料，從而留出掩埋溝槽50中柵極材料62的絕緣蓋層88。
所屬領域的技術人員應了解，為簡明起見在本文的闡述中省略了用於CMOS晶體 管的各個摻雜步驟，包括源極/漏極、溝道增強、柵極電極、輕摻雜漏極(LDD)及滷素 摻雜。
因此，圖13-21的實施例推動所述陣列及所述外圍設備中電晶體的同時處理。在 所述圖解說明的實施例中，所述陣列電晶體為凹陷存取裝置(RAD)，而所述外圍柵極 如常規平面MOS電晶體在襯底11上方形成。雖然在外圍設備中的常規CMOS電路的 背景下闡述，但所屬領域的技術人員應了解，所述外圍電晶體可採取其它形式。有利 地，在所述圖解說明的實施例中，RAD溝槽中的金屬層可在所述外圍柵極堆疊圖案化 的同時凹陷。此外，所述外圍側壁間隔物與RAD柵極或字線上的絕緣蓋同時形成。
雖然未顯示，但應了解可使用常規DRAM製作技術來產生圖2中所示的其它電 路元件。舉例來說，不同程度的摻雜可用於形成圖2的漏極18及源極20，且可根據 多個沉積及遮掩步驟來形成堆疊存儲電容器24。
作為所述裝置布局及其製造方法的結果，圖1及圖2中所示的已完成存儲器裝置 IO與常規DRAM相比擁有多個優點。舉例來說，每一存儲器單元的尺寸及存儲器裝 置10的總尺寸可充分地減小而鄰近讀出放大器之間的距離並未相應地充分減小。此 外，字線12及數字線14可具有充分不同的間距，此使數字線14能夠具有遠遠大於字 線12的分離。舉例來說，在所述優選實施例中，字線12具有1.5F的有效間距，而數 字線14可具有3F的間距。此外，通過使數字線14及字線12大致線性且彼此大體垂 直而簡化用於形成所述數字線14及字線12的步驟，而通過將有源區16放置為與這些 元件成角度來實現空間節約。所述優選實施例中的字線12也凹陷，但不同於常規 DRAM中的布局，不存在佔據所述有源區的柵極與源極或漏極之間的寶貴空間的間隔 物(在圖2中可容易地看到)。因此，可將存儲器裝置10製造地更加緊密。
此外，金屬混合物的使用推動埋入溝槽50中的矽的完全矽化而不形成有害的孔 隙。相應地，可實現相對小體積字線的高導電性。
雖然己闡述了本發明的某些實施例，但僅以實例方式提供這些實施例，且不希望這些實施例限制本發明的範圍。實際上，本文所闡述的新方法及裝置可以多種其它形 式體現；此外，可在不背離本發明精神的情況下對本文所闡述方法及裝置的形式做出 各種省略、替代及改變。希望隨附權利要求書及其等效物涵蓋將屬於本發明範圍及精 神的所述形式或修改。
權利要求
1、一種包含集成電路的系統，所述集成電路包含有源區，其包含源極及漏極；至少兩個大致平行字線，其具有比用於形成所述集成電路的光刻技術的最小解析度(F)小兩倍的第一間距，其中所述字線中的至少一者與所述有源區相交；及至少兩個數字線，其具有比所述最小解析度(F)大2.5倍的第二間距，其中所述數字線中的至少一者電耦合到所述源極。
2、 如權利要求1所述的系統，其中所述源極區包含共享所述源極的至少兩個漏極。
3、 如權利要求2所述的系統，其中第一字線的至少一部分位於所述源極與所述至少兩個漏極中的第一者之間；及 第二字線的至少一部分位於所述源極與所述至少兩個漏極中的第二者之間。
4、 如權利要求l所述的系統，其進一步包含多個包含源極及漏極的有源區。
5、 如權利要求l所述的系統，其中所述字線完全凹陷。
6、 如權利要求5所述的系統，其中所述第一間距介於所述最小解析度(F)的1.25 倍與1.9倍之間。
7、 如權利要求l所述的系統，其中所述第二間距為所述最小解析度(F)的約三倍。
8、 如權利要求l所述的系統，其中所述有源區大致沿延伸於所述源極與所述漏極之間的線來界定第一軸線； 所述數字線中的所述至少一者沿第二軸線延伸；及 所述第一與第二軸線之間的銳角介於10度與80度之間。
9、 如權利要求8所述的系統，其中所述銳角介於20度與60度之間。
10、 如權利要求9所述的系統，其中所述銳角介於40度與50度之間。
11、 如權利要求9所述的系統，其中所述銳角為約45度。
12、 如權利要求l所述的系統，其中所述兩個字線各自與所述數字線中的所述至 少一者形成約90度的角度。
13、 如權利要求1所述的系統，其中無間隔物將所述字線與所述漏極分離。
14、 一種存儲器裝置，其包含大致線性有源區，其包含界定第一軸線的源極及至少兩個漏極；至少兩個大致平行字線，其由第一間距界定，第一字線的至少一部分位於所述源極與所述至少兩個漏極中的第一者之間，且第二字線的至少一部分位於所述源極與所 述至少兩個漏極中的第二者之間；及至少兩個數字線，其由第二間距界定，所述數字線中的一者耦合到所述源極並形 成第二軸線；其中所述第一與第二軸線之間的銳角介於10度到80度的範圍內，且其中所述第 一及第二間距中的一者比用於形成所述存儲器裝置的光刻技術的最小解析度(F)大2.5 倍，且所述存儲器裝置的所述第一及第二間距中的另一者比所述最小解析度(F)小兩 倍。
15、 如權利要求14所述的存儲器裝置，其中所述第二間距介於所述最小解析度(F) 的2.75倍與3.25倍之間。
16、 如權利要求15所述的存儲器裝置，其中所述第二間距約等於所述最小分辨 率(F)的三倍。
17、如權利要求14所述的存儲器裝置，其中所述第一間距比所述最小解析度(F) 小兩倍。
18、 如權利要求14所述的存儲器裝置，其中所述字線由小於所述最小解析度(F) 的寬度界定。
19、 如權利要求18所述的存儲器裝置，其中所述字線的寬度小於60nm。
20、 如權利要求14所述的存儲器裝置，其中所述字線中的至少一者具有等於所 述最小解析度(F)約1/2的寬度。
21、 如權利要求20所述的存儲器裝置，其中所述字線中的至少一者的寬度介於 約30與50nm之間。
22、 如權利要求14所述的存儲器裝置，其中所述字線通過間距加倍技術形成。
23、 如權利要求14所述的存儲器裝置，其中所述字線的頂部位於所述源極的頂 部及所述至少兩個漏極的頂部下方。
24、 一種製造存儲器裝置的方法，所述方法包含 提供襯底；在所述襯底內界定至少一個有源區，所述有源區具有形成線的源極及漏極，沿所 述線界定有第一軸線；通過間距加倍技術在所述襯底內界定至少一對字線，其中所述對字線具有比用於 形成所述存儲器裝置的光刻技術的最小解析度(F)小兩倍的第一間距；及在所述襯底上方界定至少兩個數字線，所述數字線中的一者的至少一部分在所述 源極上方沿第二軸線延伸，其中所述至少兩個數字線具有比所述最小解析度(F)大2.5 倍的第二間距。
25、 如權利要求24所述的方法，其中所述有源區包括一個源極及兩個漏極。
26、 如權利要求24所述的方法，其中所述字線中的至少一者由小於所述最小分 辨率(F)的寬度來界定。
27、 如權利要求24所述的方法，其中所述至少兩個數字線具有介於所述最小分 辨率(F)的2.75倍與3.25倍之間的間距。
28、 如權利要求24所述的方法，其中所述第一軸線與所述第二軸線形成銳角。
29、 如權利要求28所述的方法，其中所述銳角在10度到80度的範圍內。
30、 如權利要求28所述的方法，其中所述銳角在40度到50度的範圍內。
31、 如權利要求24所述的方法，其中界定所述字線進一步包含使所述字線凹陷 到所述襯底中。
32、 如權利要求24所述的方法，其中界定^f述對字線進一步包含 通過光刻術在光致抗蝕劑層中形成線圖案； 穿過所述光致抗蝕劑層將所述線圖案蝕刻到硬掩模層上； 剝離所述光致抗蝕劑層；在所述存儲器裝置上方沉積間隔物材料；蝕刻所述間隔物材料以優先從水平表面上移除所述間隔物材料； 沉積包含所述硬掩模層的材料； 剝離所述間隔物材料以形成至少一對溝槽； 蝕刻到所述襯底中以加深所述至少一對溝槽；及 用電極材料部分地填充所述至少一對溝槽。
33、 如權利要求32所述的方法，其中所述沉積電極材料的步驟進一步包含 沉積多晶矽以填充所述至少一對溝槽； 回蝕刻所述至少一對溝槽內的所述多晶矽； 沉積金屬層以大致覆蓋所述經回蝕刻的多晶矽；及 通過退火步驟使所述多晶矽矽化。
34、 如權利要求33所述的方法，其中回蝕刻包含在沉積所述金屬層之前使所述 多晶矽凹陷到所述溝槽中。
35、 如權利要求32所述的方法，其中部分地填充包含用金屬材料填充所述至少 一對溝槽並使所述金屬材料凹陷到所述溝槽中。
36、 如權利要求24所述的方法，其中界定所述對字線包含同時在所述存儲器裝 置的另一區域中界定邏輯門。
全文摘要
一種存儲器裝置(10)包含有源區(16)，有源區(16)包含界定第一軸線(A-A)的源極(20)及至少兩個漏極(18)。至少兩個大致平行的字線(12)由第一間距界定，其中一個字線(12)位於每一漏極(18)與源極(20)之間。數字線(14)由第二間距界定，數字線(14)中的一者耦合到源極(20)並形成第二軸線(B-B)。所述存儲器陣列的有源區(16)以45°向由字線(12)與數字線(14)界定的網格傾斜。所述字線間距為約1.5F，而所述數字線間距為約3F。
文檔編號H01L21/033GK101297399SQ200680039444
公開日2008年10月29日 申請日期2006年8月28日 優先權日2005年9月1日
發明者倩·登·唐, 切雷蒂格·羅伯茨, 戈登·A·哈勒, 戴維·K·黃 申請人:美光科技公司