一種實現aes加解密的方法及裝置的製作方法
2023-05-09 05:02:01 1
專利名稱：一種實現aes加解密的方法及裝置的製作方法
技術領域：
本發明涉及數據通信安全技術領域，尤其涉及一種實現AES加解密的方法及裝置。
背景技術：
AES (Advanced Encryption Standard,高級加密標準)是當前存儲領域的主要加密算法。AES加密和解密由多個相同的輪運算組成，每個輪運算包含S盒運算、移位運算、列混合運算和加密鑰的運算。加密和解密的S盒運算、移位運算、列混合運算都不相同。現有的AES方案使用獨立的結構實現加密和解密運算,或者使用獨立的結構實現S盒和逆的S盒的運算。 圖I是現有加密運算的結構圖，SBX(Sbox)表示加密運算的S盒運算，MC(MixColumns)表示加密運算的列混合運算，ARK (add round key)表示輪密鑰加運算，Register (寄存器)緩存每輪運算的中間數據，選擇器用於選擇裝載輸入數據或輪運算的輸出數據，round-key表示加密輪密鑰，initial-data表示輸入數據,data-out表示加密結果，initial-round表示輪運算的輪數。每組數據的加密有Nr輪運算,第一輪運算開始時裝載輸入數據，第一輪運算的輸出作為第二輪運算的輸入，依次類推，直到完成Nr輪運算，輸出解密結果。圖2是加密S盒運算的結構圖，INV表示有限域中計算逆元的邏輯運算，MT表示SBX運算中逆元運算後把逆元和一個固定的矩陣相乘的運算。圖3是現有解密運算的結構圖，ISBX(Inv Sbox)表示解密運算的S盒運算，也是加密S盒運算的逆，IMC(Inv Mix Columns)表示解密運算的列混合運算，ARK (add roundkey)表示輪密鑰加運算，Register (寄存器)緩存每輪運算的中間數據，選擇器用於選擇裝載輸入數據或輪運算的輸出數據，round-key表示加密輪密鑰，initial-data表示輸入數據,data-out表示加密結果，initial-round表示當前輪運算的輪數。每組數據的解密有Nr輪運算，第一輪運算開始時裝載輸入數據，第一輪運算的輸出作為第二輪運算的輸入，依次類推，直到完成Nr輪運算，輸出及誒結果。圖4是解密運算S盒的運算過程，MTI表示ISBX運算中計算逆元之前輸入數據和一個固定矩陣相乘的運算，INV表示有限域中計算逆元的邏輯運算。現有的AES算法採用獨立結構分別實現加密和解密運算，而S盒運算邏輯的面積很大，獨立結構分別實現加密和解密運算會增加晶片的面積和功耗。綜上可知，現有技術在實際使用上顯然存在不便與缺陷，所以有必要加以改進。
發明內容
針對上述的缺陷，本發明的目的在於提供一種通過合併S盒和列混合的AES加解密裝置，其能夠減少硬體資源的開銷，同時縮短了關鍵路徑，減少了晶片面積，提高了 AES加解密裝置的運行速度。為了實現上述目的，本發明提供一種通過合併S盒和列混合的AES加解密裝置，包括求逆及列混合復用單元、第一輪密鑰加模塊、第二輪密鑰加模塊、解密仿射變換模塊、第一選擇器、第二選擇器以及寄存器，所述求逆及列混合復用單元包括求逆元模塊、加密仿射變換模塊、加密列混合模塊以及解密列混合模塊，所述求逆元模塊的輸出端與所述加密仿射變換模塊以及所述解密列混合模塊分別連接，所述加密列混合模塊與所述加密仿射變換模塊連接，且所述求逆元模塊的輸入端與所述寄存器連接；所述第一輪密鑰加模塊與所述加密列混合模塊以及所述第一選擇器的第一輸入端連接；所述第二輪密鑰加模塊與所述解密列混合模塊連接；
所述解密仿射變換模塊與所述第二輪密鑰加模塊以及所述第一選擇器的第二輸入端連接；所述第二選擇器與所述第一選擇器的輸出端以及所述寄存器連接。根據本發明的AES加解密裝置，待加/解密數據在所述AES加解密裝置中進行Nr輪運算，每輪運算結果緩存至所述寄存器，Nr由密鑰長度確定。根據本發明的AES加解密裝置，所述待加密數據由所述第一選擇器的第一輸入端輸入，所述待解密數據由所述解密仿射變換模塊輸入，第一選擇器通過加解密控制信號控制選擇將所述待加密數據或經過所述解密仿射變換模塊處理的待解密數據輸入至所述第二選擇器；在輪運算中，第一選擇器通過加解密控制信號控制選擇將加密輪運算結果或解密輪運算結果輸入至所述第二選擇器。根據本發明的AES加解密裝置，所述第二選擇器根據輪運算的輪次控制選擇將所述加/解密輸入數據或輪運算結果輸入所述寄存器；若為第一輪，則將所述加/解密輸入數據加載至所述寄存器，否則將所述輪運算結果緩存至所述寄存器。根據本發明的AES加解密裝置，所述裝置還包括與所述加密仿射變換模塊輸出端連接的第三輪密鑰加模塊。根據本發明的AES加解密裝置，在第Nr輪運算時，所述第三輪密鑰加模塊對所述加密仿射變換模塊的輸出進行輪密鑰加操作，並將操作結果作為加密結果輸出。根據本發明的AES加解密裝置，所述裝置還包括與所述求逆元模塊輸出端連接的第四輪密鑰加模塊。根據本發明的AES加解密裝置，在第Nr輪運算時，所述第四輪密鑰加模塊對所述求逆元模塊的輸出進行輪密鑰加操作，並將操作結果作為解密結果輸出。根據本發明的AES加解密裝置，所述裝置還包括與所述第二輪密鑰加模塊的輸出端連接的輪密鑰列混合模塊，所述輪密鑰列混合模塊將所述輪密鑰進行列混合操作後輸入至所述第二輪密鑰加模塊。根據本發明的AES加解密裝置，所述裝置還包括密鑰擴展單元，用於將初始密鑰進行變換獲取所述輪密鑰加運算操作在每一輪運算使用的密鑰。本發明通過把加密和解密運算放到一個模塊內，並把加密和解密輪運算的結果使用相同的寄存器緩存，降低了晶片面積降低了功耗。此外，求逆元模塊、加密仿射變換模塊、加密列混合模塊以及解密列混合模塊共同組成求逆及列混合復用單元，從而通過合併輪運算中的S盒逆元計算和列混合運算，有效的優化了輪運算的組合邏輯，並使得加密和解密的列混合運算能夠復用，減少硬體資源的開銷，同時縮短了關鍵路徑，減少了晶片面積，提高了 AES加解密裝置的運行速度。
圖I是現有加密運算的結構示意圖；圖2是現有加密S盒運算的結構示意圖；圖3是現有解密運算的結構示意圖；圖4是現有解密S盒運算的結構示意圖；
圖5是本發明一種通過合併S盒和列混合的AES加解密裝置的結構示意圖；圖6是本發明中求逆及列混合復用單元的結構示意圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。圖5和示出了本發明一種通過合併S盒和列混合的AES加解密裝置100，裝置100包括求逆及列混合復用單元10、第一輪密鑰加模塊105、第二輪密鑰加模塊106、解密仿射變換模塊107、第一選擇器108、第二選擇器109、寄存器110、第三輪密鑰加模塊111、第四輪密鑰加模塊112以及輪密鑰列混合模塊113。求逆及列混合復用單元10包括一個輸入埠以及四個輸出埠 CO、Cl、C2、C3，求逆及列混合復用單元10的輸入埠與寄存器110連接，輸出埠 CO與第三輪密鑰加模塊111連接，輸出埠 Cl與第一輪密鑰加模塊105連接，輸出埠 C2與第二輪密鑰加模塊106連接，輸出埠 C3與第四輪密鑰加模塊112連接。求逆及列混合復用單元10的具體結構如圖6所示,其包括求逆元模塊101、加密仿射變換模塊102、加密列混合模塊103以及解密列混合模塊104，求逆元模塊101的輸出端與加密仿射變換模塊102以及解密列混合模塊104分別連接，加密列混合模塊103與加密仿射變換模塊102連接，且求逆元模塊101的輸入端與寄存器110連接。求逆及列混合復用單元10包括四個輸出埠 CO、Cl、C2以及C3，其中，加密仿射變換模塊102的輸出端為埠⑶；加密列混合模塊103的輸出端為埠 Cl ;解密列混合模塊104的輸出端為埠C2 ;求逆元模塊101的輸出端為埠 C3。列混合運算是把輸入矩陣和一個固定的矩陣相乘，求逆元模塊以及加密仿射變換也具有相應的乘法運算，同時輸入輸出均為4X4矩陣。從而由於求逆及列混合復用單元10中的各個模塊具有共同的有限域乘法器和其他的邏輯單元，因此可以將這些模塊放在一起進行復用，以降低硬體資源消耗。第一輪密鑰加模塊105與求逆及列混合復用單元10的加密列混合模塊103連接以及第一選擇器108的第一輸入端連接，即第一輪密鑰加模塊105與求逆及列混合復用單元10的輸出埠 Cl連接，與第一輪密鑰加模塊105用於執行加密的輪密鑰加運算操作。第二輪密鑰加模塊106與求逆及列混合復用單元10的解密列混合模塊104連接，即第二輪密鑰加模塊106求逆及列混合復用單元10的輸出埠 C2連接，第二輪密鑰加模塊106用於執行解密的輪密鑰加操作。解密仿射變換模塊107與第二輪密鑰加模塊106以及第一選擇器108的第二輸入
端連接。第二選擇器109與第一選擇器108的輸出端以及寄存器110連接。在本發明中，求逆元模塊101以及加密仿射變換模塊102組成加密的S盒運算，解密仿射變換模塊107與求逆元模塊101組成解密的S盒運算，本發明將S盒運算的逆元運算以及列混合運算進行優化，減少輪運算硬體資源開銷，同時縮短了加密解密模塊的關鍵路徑，使得AES模塊能夠工作在更高的頻率，提高了 AES的速度，降低晶片面積和功耗。
待加密數據或待解密數據在AES加解密裝置100中進行Nr輪運算，每輪運算結果緩存至寄存器110，Nr由密鑰長度確定。表I是Nr和密鑰長度關係的一種實施例。表I
密鑰長度(比特) I28192256
Nr101214其中，待加密數據由第一選擇器108的第一輸入端輸入，待解密數據由解密仿射變換模塊107輸入，第一選擇器108通過加解密控制信號(Encrypt)控制選擇將待加密數據或經過解密仿射變換模塊107處理的待解密數據輸入至第二選擇器109，當加解密控制信號(Encrypt)為加密控制信號時，第一選擇器108將待加密數據輸入至第二選擇器109，當加解密控制信號(Encrypt)為解密控制信號時，第一選擇器108將經過解密仿射變換模塊107處理後的待解密數據輸入至第二選擇器109。同時，在後續的輪運算中，第一選擇器108通過加解密控制信號(Encrypt)控制選擇將加密輪運算結果或解密輪運算結果輸入至第二選擇器109。在圖5中，為方便表述，圖中畫出了兩個第一選擇器108以及兩個解密仿射變換模塊107，實際上是通過一個選擇門以及一個解密仿射變換模塊107實現。第二選擇器109根據輪運算的輪次(Initial-round)控制選擇將待加/解密輸入數據(Initial-data)或輪運算結果輸入寄存器110 ;若為第一輪，則將加/解密輸入數據加載至寄存器110，否則將輪運算結果緩存至寄存器110。加密的輪運算依次包括求逆元模塊101進行的求逆元運算、加密仿射變換模塊102的加密仿射變換運算、加密列混合模塊103的加密列混合運算以及第一輪密鑰加模塊105的加密輪密鑰加運算。解密的輪運算依次包括求逆元模塊101進行的求逆元運算、解密列混合模塊104進行的解密列混合運算、第二輪密鑰加模塊106進行的解密輪密鑰加運算以及解密仿射變換模塊的解密仿射變換運算。第三輪密鑰加模塊111與加密仿射變換模塊12輸出端連接，即為求逆及列混合復用單元10的輸出埠 CO。在第Nr輪運算時，所述第三輪密鑰加模塊111對加密仿射變換模塊102的輸出進行輪密鑰加操作，並將操作結果作為加密結果(Data-out-enc)輸出。第四輪密鑰加模塊112與求逆元模塊11輸出端連接，即為求逆及列混合復用單元10的輸出埠 C3。在第Nr輪運算時，第四輪密鑰加模塊112對求逆元模塊101的輸出進行輪密鑰加操作，並將操作結果作為解密結果(Data-out-dec)輸出。
AES加解密裝置100還包括與第二輪密鑰加模塊106的輸出端連接的輪密鑰列混合模塊113，輪密鑰列混合模塊113將輪密鑰進行列混合操作後輸入至第二輪密鑰加模塊106，第二輪密鑰加模塊106將進過列混合的輪密鑰與經過列混合的待解密數據進行密鑰加運算。優選的是，AES加解密裝置100還包括密鑰擴展單元，用於將初始密鑰進行變換獲取輪密鑰加運算操作在每一輪運算使用的密鑰。輪密鑰(Round-key)其由最初始的密鑰變換而來，最初的密鑰來自用戶輸入的初始密鑰，輪密鑰用於輪密鑰加運算操作。不管初始的密鑰是128比特、192比特還是256比特，輪密鑰的長度都是128比特在本發明中，寄存器110選擇性的保存加密和解密輪運算的變量，並合併加解密S盒運算的逆元運算和混輪運算。每輪運算的寄存器110輸出作為下一輪運算的輸入，如果是第一輪運算，寫入到寄存器110的不是輪運算的結果，而是輸入的數據經過一定運算的結果，所述的一定運算如圖5所示的解密仿射變換，如果是加密的輪運算，則輸入的數據不 需要進行解密仿射變換，而是直接輸入；如果是解密的輪運算，輸入到寄存器的是輸入數據進行解密仿射變換的結果。從寄存器輸出的數據，即上一輪運算的結果，進入到新的一輪運算。在新的一輪運算中，寄存器的輸出直接輸入到求逆及列混合復用單元10，求逆及列混合復用單元10實現S盒計算的逆元運算和列混合運算，逆元的計算和列混合運算存在可優化的邏輯，合併後能夠在很大程度上實現減少邏輯的使用，並且把加密和解密的列混合運算合併後，解密的列混合運算邏輯單元可以使用加密列混合運算的邏輯單元。本發明通過把加密和解密運算放到一個模塊內，並把加密和解密輪運算的結果使用相同的寄存器緩存，降低了晶片面積降低了功耗。此外，求逆元模塊101、加密仿射變換模塊102、加密列混合模塊103以及解密列混合模塊104共同組成求逆及列混合復用單元10，從而通過合併輪運算中的S盒逆元計算和列混合運算，有效的優化了輪運算的組合邏輯，並使得加密和解密的列混合運算能夠復用，減少硬體資源的開銷同時縮短了關鍵路徑，減少了晶片面積，提高了 AES加解密裝置100的運行速度。根據本發明的一個實施例，在加密過程中，待加密數據從第一選擇器108輸入，力口/解密控制信號(Encrypt)為加密控制信號，第一選擇器108根據加密控制信號將待加密數據發送到第二選擇器109 ;輪運算的輪數(Initial-round)為1，第二選擇器109根據輪運算的輪數(Initial-round)選擇將待加密數據加載到寄存器110 ;求逆元模塊101對寄存器110發來的數據進行求逆元運算操作，並將求逆元後的數據發送至加密仿射變換模塊
102;加密仿射變換模塊102將逆元和一個固定矩陣進行相乘運算，該固定矩陣與解密仿射變換中的固定矩陣不同，加密仿射變換模塊102運算完成後將數據發送給加密列混合模塊
103;加密列混合模塊103對數據進行列加密混列變換後輸出到第一輪密鑰加模塊105與輪密鑰矩陣(Round-key)相加作為當前一輪的加密輪運算的結果；第一選擇器108根據加/解密控制信號(Encrypt)選擇將加密輪運算的結果發送到第二選擇器109 ;此時輪運算的輪數(Initial-round)為2，第二選擇器109選擇將第一選擇器108發來的加密輪運算結果緩存至寄存器110開始下一輪的輪運算，依次類推，直到完成Nr輪運算。在Nr輪運算時，所述第三輪密鑰加模塊111對加密仿射變換模塊102的輸出進行輪密鑰加操作，並將操作結果作為加密結果(Data-out-enc)輸出。在上述實施例中，每組加密數據的長度是128比特，每組數據的加密有Nr輪運算，Nr由密鑰的長度決定。每一輪運算的輸入和輸出都是128比特數據，每一輪運算的輸入的128比特數據從高位到低位分為16個8比特的數據放入一個4X4的矩陣中M，然後進行求逆元運算和加密仿射變換，並得到一個新的4X 4矩陣M，。如果此時是最後一輪運算，把M，和輪密鑰矩陣相加後，作為加密後的4X4數據矩陣輸出，不管初始的密鑰是128比特、192比特還是256比特，輪密鑰的長度都是128比特，輪密鑰和數據一樣構成相同的4X4矩陣和輪運算數據相加；如果不是最後一輪運算，加密仿射變換的輸出M，進行列混合的運算，所謂的列混合運算是把M』再和一個固定的矩陣相乘，該固定矩陣對於AES加密算法是唯一的。列混合運算完成後的輸出和輪密鑰矩陣相加作為當前一輪運算的輸出，也是下一輪運算的輸入。根據本發明的另一實施例，在解密過程中，待解密數據輸入至解密仿射變換模塊107進行解密仿射變換；加/解密控制信號(Encrypt)為解密控制信號，第一選擇器108根據解密控制信號將經過解密仿射變換模塊107處理後的待解密數據發送到第二選擇器109;輪運算的輪數(Initial-round)為1，第二選擇器109根據輪運算的輪數 (Initial-round)選擇將待加密數據加載到寄存器110 ;求逆元模塊101對寄存器110發來的數據進行求逆元運算操作，並將求逆元後的數據發送至解密列混合模塊104 ;解密列混合模塊103對數據進行解密混列變換後輸出到第二輪密鑰加模塊106，第二輪密鑰加模塊106將解密混列變換後的數據與經過混列變換後的輪密鑰矩陣(Round-key)相加，並發送解密仿射變換模塊107進行解密仿射變換，並將解密仿射變換後的數據作為當前一輪的解密輪運算的結果；第一選擇器108根據加/解密控制信號(Encrypt)選擇將解密輪運算的結果發送到第二選擇器109 ;此時輪運算的輪數(Initial-round)為2，第二選擇器109選擇將第一選擇器108發來的解密輪運算結果緩存至寄存器110開始下一輪的輪運算，依次類推，直到完成Nr輪運算。在第Nr輪運算時，第四輪密鑰加模塊112對求逆元模塊101的輸出進行輪密鑰加操作，並將操作結果作為解密結果(Data-out-dec)輸出。綜上所述，本發明通過把加密和解密運算放到一個模塊內，並把加密和解密輪運算的結果使用相同的寄存器緩存，降低了晶片面積降低了功耗。此外，求逆元模塊101、加密仿射變換模塊102、加密列混合模塊103以及解密列混合模塊104共同組成求逆及列混合復用單元10，從而通過合併輪運算中的S盒逆元計算和列混合運算，有效的優化了輪運算的組合邏輯，並使得加密和解密的列混合運算能夠復用，減少硬體資源的開銷同時縮短了關鍵路徑，減少了晶片面積，提高了 AES加解密裝置100的運行速度。當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的權利要求的保護範圍。
權利要求
1.一種通過合併S盒和列混合的AES加解密裝置，其特徵在於，包括求逆及列混合復用單元、第一輪密鑰加模塊、第二輪密鑰加模塊、解密仿射變換模塊、第一選擇器、第二選擇器以及寄存器， 所述求逆及列混合復用單元包括求逆元模塊、加密仿射變換模塊、加密列混合模塊以及解密列混合模塊，所述求逆元模塊的輸出端與所述加密仿射變換模塊以及所述解密列混合模塊分別連接，所述加密列混合模塊與所述加密仿射變換模塊連接，且所述求逆元模塊的輸入端與所述寄存器連接； 所述第一輪密鑰加模塊與所述加密列混合模塊以及所述第一選擇器的第一輸入端連接； 所述第二輪密鑰加模塊與所述解密列混合模塊連接； 所述解密仿射變換模塊與所述第二輪密鑰加模塊以及所述第一選擇器的第二輸入端連接； 所述第二選擇器與所述第一選擇器的輸出端以及所述寄存器連接。
2.根據權利要求I所述的AES加解密裝置，其特徵在於，待加/解密數據在所述AES加解密裝置中進行Nr輪運算，每輪運算結果緩存至所述寄存器，Nr由密鑰長度確定。
3.根據權利要求2所述的AES加解密裝置，其特徵在於，所述待加密數據由所述第一選擇器的第一輸入端輸入，所述待解密數據由所述解密仿射變換模塊輸入，第一選擇器通過加解密控制信號控制選擇將所述待加密數據或經過所述解密仿射變換模塊處理的待解密數據輸入至所述第二選擇器； 在輪運算中，第一選擇器通過加解密控制信號控制選擇將加密輪運算結果或解密輪運算結果輸入至所述第二選擇器。
4.根據權利要求3所述的AES加解密裝置，其特徵在於，所述第二選擇器根據輪運算的輪次控制選擇將所述加/解密輸入數據或輪運算結果輸入所述寄存器；若為第一輪，則將 所述加/解密輸入數據加載至所述寄存器，否則將所述輪運算結果緩存至所述寄存器。
5.根據權利要求2所述的AES加解密裝置，其特徵在於，所述裝置還包括與所述加密仿射變換模塊輸出端連接的第三輪密鑰加模塊。
6.根據權利要求5所述的AES加解密裝置，其特徵在於，在第Nr輪運算時，所述第三輪密鑰加模塊對所述加密仿射變換模塊的輸出進行輪密鑰加操作，並將操作結果作為加密結果輸出。
7.根據權利要求2所述的AES加解密裝置，其特徵在於，所述裝置還包括與所述求逆元模塊輸出端連接的第四輪密鑰加模塊。
8.根據權利要求7所述的AES加解密裝置，其特徵在於，在第Nr輪運算時，所述第四輪密鑰加模塊對所述求逆元模塊的輸出進行輪密鑰加操作，並將操作結果作為解密結果輸出。
9.根據權利要求I所述的AES加解密裝置，其特徵在於，所述裝置還包括與所述第二輪密鑰加模塊的輸出端連接的輪密鑰列混合模塊，所述輪密鑰列混合模塊將所述輪密鑰進行列混合操作後輸入至所述第二輪密鑰加模塊。
10.根據權利要求I所述的AES加解密裝置，其特徵在於，所述裝置還包括密鑰擴展單元，用於將初始密鑰進行變換獲取所述輪密鑰加運算操作在每一輪運算使用的密鑰。
全文摘要
本發明提供了一種通過合併S盒和列混合的AES加解密裝置，包括求逆及列混合復用單元、第一輪密鑰加模塊、第二輪密鑰加模塊、解密仿射變換模塊、第一選擇器、第二選擇器以及寄存器，求逆及列混合復用單元包括求逆元模塊、加密仿射變換模塊、加密列混合模塊以及解密列混合模塊，第一輪密鑰加模塊與加密列混合模塊以及第一選擇器連接；第二輪密鑰加模塊與解密列混合模塊連接；解密仿射變換模塊與第二輪密鑰加模塊以及第一選擇器連接；第二選擇器與第一選擇器以及寄存器連接。藉此，本發明能夠減少硬體資源的開銷，同時縮短了關鍵路徑，減少了晶片面積，提高了AES加解密裝置的運行速度。
文檔編號H04L9/06GK102857334SQ201210236959
公開日2013年1月2日 申請日期2012年7月10日 優先權日2012年7月10日
發明者莫海鋒, 朱麗娟 申請人:記憶科技(深圳)有限公司