一種基於垂直柵soicmos器件的超結結構及其製作方法
2023-04-27 03:46:16
專利名稱：一種基於垂直柵soi cmos器件的超結結構及其製作方法
技術領域：
本發明屬於微電子與固體電子技術領域，涉及一種基於垂直柵SOI CMOS器件的超 結結構及其製作方法。
背景技術：
SOI (Si 1 icon-On-Insulator)集成技術由於具有隔離性能好、漏電流小、速度快、 功耗低和抗輻照等優點，被譽為二十一世紀的集成技術，並被廣泛應用於高性能HVIC和 PIC中。 但是由於SOI材料的介質隔離，製作在厚膜SOI襯底上MOS器件上下Si-Si02界面 處的耗盡層沒有接觸，在它們中間存在一中性體區，這一中性體區使得矽體處於電學浮空 狀態，產生了兩個明顯的二級寄生效應，一個是〃 翹曲效應〃 ，即Kink效應；另一個是器件 源漏之間形成的基極開路NPN寄生電晶體效應。這種由於體區處於懸浮狀態，電勢被抬高， 使得碰撞電離產生的電荷無法被迅速移走的現象叫作浮體效應。SOI CMOS器件特有的浮體 效應不僅會降低器件增益，降低源漏擊穿電壓，引起單管閂鎖，帶來較大的洩漏電流，導致 功耗增加，還會引起電路工作的不穩定，帶來噪聲過衝，對器件和電路性能的影響很大。
SOI CMOS器件中的浮體效應，可以通過一種具有垂直柵結構SOI CMOS器件抑制甚 至消除，即將傳統結構PMOS和NMOS翻倒，從側部露出其體區，達到將PMOS和NMOS的體區 與埋氧層分離的目的，這樣一旦開孔引出體電極便可將體區電勢箝位，更為方便的是，可以 根據實際需要選擇接地或接源極，這樣就幾乎完全消除了 SOI CMOS器件中的浮體效應，大 大拓展了SOI CMOS器件的優越性。 超結結構則是在MOS管的溝道區和漏區加入一段濃度較低的漂移區，起到分擔源 漏電壓、提高整個器件擊穿電壓的作用，該漂移區通過交錯的pn柱區能夠儘可能將整個漂 移區完全耗盡，這樣整個漂移區pn結及其它關鍵位置處的電場分布得以減小並且平坦化， 能夠最大限度提高漂移區抗擊穿能力的。 本實施例在垂直柵SOI CMOS器件的基礎上，通過引入超結技術，不僅能夠消除SOI CMOS器件的浮體效應，還能夠在只使用1塊掩膜板的條件下實現傳統情況下需要2塊掩膜 板的漂移區pn柱區，降低了工藝複雜性。它將單一摻雜類型的漂移區改造成pn柱區交錯 的漂移區，儘可能使漂移區在達到擊穿電壓時全耗盡，優化了漂移區的電場分布，在消除了 SOI CMOS器件浮體效應、提高了器件擊穿電壓的前提下，大大提升了垂直柵SOI CMOS器件 超結結構的整體電學性能，並減少了版圖簡化了工藝。
發明內容
本發明所要解決的技術問題是提供一種基於垂直柵SOI CMOS器件的超結結構 及一種基於垂直柵SOI CMOS器件的超結結構的製作方法。
為解決上述技術問題，本發明採用如下技術方案。 —種基於垂直柵SOI CMOS器件的超結結構，包括SOI襯底，以及生長在SOI襯底上的柵區、源區、溝道區、漂移區、漏區，所述溝道區和漏區之間設有pn柱區上下排列的漂移區，且漂移區中居於下方的柱區與漏區摻雜類型一致。 作為本發明的一種優選方案，所述SOI襯底包括由下至上生長的矽襯底層，埋層氧化層，單晶矽頂層。 作為本發明的另一種優選方案，所述源區分為NMOS源區和PMOS源區，所述溝道區分為NMOS溝道區和PMOS溝道區，所述漂移區分為NMOS漂移區和PMOS漂移區，所述漏區分為畫OS漏區和PMOS漏區；NMOS溝道區和PMOS溝道區之間生長有共用的垂直柵區，垂直柵區與NMOS溝道區之間生長有NMOS柵氧化層，垂直柵區與PMOS溝道區之間生長有PMOS柵氧化層。 作為本發明的再一種優選方案，所述垂直柵區、源區、溝道區、漂移區、漏區，與矽襯底層之間隔離有埋層氧化層；所述垂直柵區、NMOS柵氧化層和PMOS柵氧化層均向下延伸至埋層氧化層。 作為本發明的再一種優選方案，所述NMOS源區引出有NMOS源極，NMOS漏區引出
有NMOS漏極，NMOS溝道區引出有NMOS體電極；所述PMOS源區引出有PMOS源極，PMOS漏
區引出有PMOS漏極，PMOS溝道區引出有PMOS體電極；垂直柵區引出有柵極。 作為本發明的再一種優選方案，所述垂直柵區與NMOS溝道區、PMOS溝道區垂直對準。 —種用於高壓的SOI L匿OS器件超結結構的製作方法，包括以下步驟 步驟一，由下至上依次生長矽襯底層，埋層氧化層，單晶矽頂層構成SOI襯底； 步驟二，在SOI襯底上的單晶矽頂層位置處生成源區、溝道區、漂移區、漏區； 步驟三，在表面生長光刻刻蝕保護層後對漂移區分兩次進行摻雜； 步驟四，第一次摻雜採用輕劑量高能量深注入方法，注入深至埋層氧化層； 步驟五，第二次摻雜採用輕劑量低能量淺注入方法，注入深至單晶矽頂層厚度一半處。 作為本發明的一種優選方案，所述源區分為NMOS源區和PMOS源區，所述溝道區分為NMOS溝道區和PMOS溝道區，所述漂移區分為NMOS漂移區和PMOS漂移區，所述漏區分為NMOS漏區和PMOS漏區；NMOS源區、NMOS漏區、NMOS漂移區和NMOS溝道區構成NMOS有源區；PMOS源區、PMOS漏區、PMOS漂移區和PMOS溝道區構成PMOS有源區。
作為本發明的另一種優選方案，所述方法還包括以下步驟 步驟六，在NMOS和PMOS中間刻蝕一個窗口 ，利用熱氧化的方法在窗口內側壁形成NMOS柵氧化層和PMOS柵氧化層； 步驟七，在窗口處澱積多晶矽，填滿，然後通過化學機械拋光形成垂直柵區；
步驟八，分別對NMOS源區、NMOS漏區、NMOS溝道區澱積金屬引出NMOS源極、NMOS漏極、NMOS體電極；分別對PMOS源區、PMOS漏區、PMOS溝道區澱積金屬弓|出PMOS源極、PMOS漏極、PMOS體電極。 本發明的有益效果在於它將單一摻雜類型的漂移區改造成pn柱區交錯的漂移區，儘可能使得漂移區在達到擊穿電壓時全耗盡，電場分布得到優化，電場峰值在漂移區、漂移區與溝道區交界處、漂移區與漏區交界處降低並平坦化，大大提升了 L匿OS的擊穿電壓。
圖1為常規超結結構的俯視圖2為NMOS超結結構的剖面圖3為NMOS超結結構的俯視圖4為PMOS超結結構的剖面圖5為PMOS超結結構的俯視圖。
主要組件符號說明1、源極；2、源區3、柵極；4、柵區;5、P-柱區；6、N-柱區；7、漏極；8、漏區；9、矽襯底層；10、埋層氧化層；11、NM0S源區；12、NM0S溝道區；13、NM0S漏區；14、NM0S漂移區n-柱區15、NM0S漂移區p-柱區；16、腦S光刻保護層;17、NM0S源極；18、NM0S柵極；19、NM0S漏極；20、NM0S體電極；21、PM0S源區；22、PM0S溝道區；23、PM0S漏區；24、PM0S漂移區p-柱區25、PM0S漂移區n-柱區；26、PM0S光刻保護層。27、PM0S源極；28、PM0S柵極；29、PM0S漏極;30、PM0S體電極。
具體實施例方式
本發明公開了一種基於垂直柵SOI CMOS器件的超結結構及其製作方法。該結構 包括SOI襯底，源區、溝道區、漏區、垂直柵區、柵氧化層、pn柱區上下交錯排列的漂移區。 垂直柵區及柵氧化層延伸至埋層氧化層，漂移區pn柱區上下排列，PMOS和NMOS的漂移區 pn柱區均為淺摻雜，且下方的一個柱區應與漏區摻雜類型一致。該結構可以在結合SOI垂 直柵MOS器件抗浮體效應的優點的基礎上，利用一塊版圖同時實現漂移區pn結區，降低了 工藝複雜性。下面結合附圖對本發明的具體實施方式
作進一步詳細說明。
實施例一 本實施例提供一種基於垂直柵SOI CMOS器件的超結結構，包括SOI襯底，以及生 長在SOI襯底上的柵區、源區、溝道區、漏區，所述溝道區和漏區之間設有pn柱區上下排列 的漂移區，且漂移區中居於下方的柱區與漏區摻雜類型一致。 所述SOI襯底包括由下至上生長的矽襯底層，埋層氧化層，單晶矽頂層。所述垂直 柵SOI CMOS器件超結結構包括垂直柵SOI NMOS超結結構和垂直柵SOIPMOS超結結構，所 述柵區分為NMOS柵區和PMOS柵區，所述源區分為NMOS源區和PMOS源區，所述溝道區分 為NMOS溝道區和PMOS溝道區，所述漂移區分為NMOS漂移區和PMOS漂移區，所述漏區分為NM0S漏區和PMOS漏區；垂直柵區與NMOS溝道區之間生長有NMOS柵氧化層，垂直柵區與 PMOS溝道區之間生長有PMOS柵氧化層。所述垂直柵區、源區、溝道區、漂移區、漏區，與矽襯 底層之間隔離有埋層氧化層；所述垂直柵區、NMOS柵氧化層和PMOS柵氧化層均向下延伸至 埋層氧化層。所述NMOS垂直柵區引出有NMOS柵極，NMOS源區引出有NMOS源極，NMOS漏區 引出有NMOS漏極，NMOS溝道區引出有NMOS體電極；所述PMOS垂直柵區引出有PMOS柵極， PMOS源區引出有PMOS源極，PMOS漏區引出有PMOS漏極，PMOS溝道區引出有PMOS體電極。 所述垂直柵區水平方向上與NMOS溝道區、PMOS溝道區垂直。NMOS源區、NMOS漏區、NMOS漂 移區和NMOS溝道區構成NMOS有源區；PMOS源區、PMOS漏區、PMOS漂移區和PMOS溝道區構 成PMOS有源區；NMOS有源區和PMOS有源區統稱為有源區。 本實施例還提供一種基於垂直柵SOI CMOS器件的超結結構的製作方法，包括以下 步驟 步驟一，由下至上依次生長矽襯底層，埋層氧化層，單晶矽頂層構成SOI襯底；
步驟二，利用STI隔離技術對SOI頂層矽的有源區和柵區進行氧化物隔離；
步驟三，對漂移區進行光刻膠刻蝕後，露出漂移區注入窗口 ，然後分兩次離子注入 進行摻雜進而在漂移區形成pn柱區； 步驟四，第一次摻雜採用輕劑量高能量深注入方法，注入深至埋層氧化層； 步驟五，第二次摻雜採用輕劑量低能量淺注入方法，注入深至單晶矽頂層厚度一
半處，兩次摻雜濃度和形成的柱區深度相同。 步驟六，分別對源區、漏區進行重摻雜。 所述方法還包括以下步驟 步驟七，澱積氮化矽掩蔽層，對柵區進行光刻膠刻蝕，並利用幹法刻蝕的方法在 NMOS和PMOS的柵區處刻出窗口，然後利用熱氧化的方法在窗口內側壁形成NMOS柵氧化層 和PMOS柵氧化層； 步驟八，在窗口處澱積多晶矽，填滿，摻雜，然後通過化學機械拋光形成垂直柵 區； 步驟九，分別對NMOS柵區、NMOS源區、NMOS漏區、NMOS溝道區澱積金屬引出NMOS 柵極、NMOS源極、NMOS漏極、NMOS體電極；分別對PMOS柵區、PMOS源區、PMOS漏區、PMOS溝 道區澱積金屬引出PMOS源極、PMOS漏極、PMOS體電極。 SOI (Si 1 icon-On-Insulator)集成技術由於具有隔離性能好、漏電流小、速度快、 功耗低和抗輻照等優點，被譽為二十一世紀的集成技術，並被廣泛應用於高性能HVIC和 PIC中。然而SOI CMOS獨特的浮體效應限制了 SOI NMOS和SOI PMOS的電學性能，垂直柵 SOI CMOS器件採用一種特殊的三維結構，能夠將懸浮的體區中多餘的載流子引出而不產生 副作用，很好的解決了浮體效應。 SOI超結結構則利用了超結技術能夠最大限度提高漂移區抗擊穿能力的優勢，極 大的提高器件的擊穿電壓。 本實施例在垂直柵SOI CMOS器件的基礎上，通過引入超結技術，不僅能夠消除SOI CMOS器件的浮體效應，還能夠在只使用1塊掩膜板的條件下實現傳統情況下需要2塊掩膜 板的漂移區pn柱區，降低了工藝複雜性。它將單一摻雜類型的漂移區改造成pn柱區交錯 的漂移區，儘可能使漂移區在達到擊穿電壓時全耗盡，優化了漂移區的電場分布，使得電場
7峰值在漂移區、漂移區與溝道區交界處、漂移區與漏區交界處降低並平坦化，在消除了 SOI CMOS器件浮體效應的前提下，大大提升了垂直柵SOI CMOS器件的抗擊穿能力。
實施例二 如圖2、3所示，本實施例提供一種基於垂直柵S01 NMOS器件的超結結構，包括SOI 襯底，以及生長在SOI襯底上的NMOS源區11、 NMOS溝道區12、 NMOS漏區13，所述NMOS溝 道區12和NMOS漏區13之間設有pn結上下排列的漂移區，且居於下方的結區與NMOS漏區 13摻雜類型一致。NMOS超結結構的漂移區居於上方的結區為n-柱區14，居於下方的結區 為p-柱區15。 所述SOI襯底包括由下至上生長的矽襯底層9，埋層氧化層IO，單晶矽頂層。NMOS 溝道區12 —側生長有NMOS垂直柵區，NM0S垂直柵區與NMOS溝道區12之間生長有NMOS柵 氧化層。所述NM0S垂直柵區、NM0S源區11、NM0S溝道區12、NM0S漂移區、NM0S漏區13與 矽襯底層9之間隔離有埋層氧化層10 ;所述NMOS垂直柵區、NMOS柵氧化層均向下延伸至埋 層氧化層10。所述NMOS源區11引出有NMOS源極17， NMOS漏區13引出有NMOS漏極19， NMOS溝道區12引出有NM0S體電極20， NMOS垂直柵區引出有NMOS柵極18。所述NMOS垂 直柵區與NMOS溝道區12垂直對準。所述NMOS源區11、NM0S溝道區12和NMOS漏區13上 生長有NMOS光刻保護層16。 本實施例提供的對NMOS漂移區製作方法為光刻刻蝕保護層後，對漂移區進行摻 雜，分兩次。第一次進行p-摻雜，輕劑量高能量深注入，注入深度至SOI埋氧層；第二次進行 n-摻雜，輕劑量低能量淺注入，注入深度至頂層矽厚度一半處；兩次注入劑量相同，n-p-柱 區雜質濃度分布相同且交界面清晰陡峭。
實施例三 如圖4、5所示，本本實施例提供一種基於垂直柵SOI PMOS器件的超結結構，包括 SOI襯底，以及生長在SOI襯底上的PMOS源區21、PM0S溝道區22、PM0S漏區23，所述PMOS 溝道區22和PMOS漏區23之間設有pn結上下排列的漂移區，且居於下方的結區與PMOS漏 區23摻雜類型一致。PM0S超結結構的漂移區居於上方的結區為p-柱區24，居於下方的結 區為n-柱區25。 所述S0I襯底包括由下至上生長的矽襯底層9，埋層氧化層10，單晶矽頂層。PM0S 溝道區22 —側生長有PM0S垂直柵區，PM0S垂直柵區與PM0S溝道區22之間生長有PM0S柵 氧化層。所述PM0S垂直柵區、PM0S源區21、PM0S溝道區22、PM0S漂移區、PM0S漏區23與 矽襯底層9之間隔離有埋層氧化層10 ;所述PM0S垂直柵區、PM0S柵氧化層均向下延伸至埋 層氧化層10。所述PM0S源區21引出有PM0S源極27， PM0S漏區23引出有PM0S漏極29， PM0S溝道區22引出有PM0S體電極30， PM0S垂直柵區引出有PM0S柵極28。所述PM0S垂 直柵區與PM0S溝道區22垂直對準。所述PM0S源區21、PM0S溝道區22和PM0S漏區23上 生長有PM0S光刻保護層26。 對PM0S漂移區製作方法為光刻刻蝕保護層後，對漂移區進行摻雜，分兩次。第一 次進行n-摻雜，輕劑量高能量深注入，注入深度至S0I埋氧層；第二次進行p-摻雜，輕劑量 低能量淺注入，注入深度至頂層矽厚度一半處；兩次注入劑量相同，p-n-柱區雜質濃度分 布相同且交界面清晰陡峭。 這裡本發明的描述和應用是說明性的，並非想將本發明的範圍限制在上述實施例中。這裡所披露的實施例的變形和改變是可能的，對於那些本領域的普通技術人員來說實 施例的替換和等效的各種部件是公知的。本領域技術人員應該清楚的是，在不脫離本發明 的精神或本質特徵的情況下，本發明可以以其他形式、結構、布置、比例，以及用其他元件、 材料和部件來實現。
權利要求
一種基於垂直柵SOI CMOS器件的超結結構，包括SOI襯底，以及生長在SOI襯底上的源區、溝道區、漏區，其特徵在於所述溝道區和漏區之間設有pn柱區上下排列的漂移區，且漂移區中居於下方的柱區與漏區摻雜類型一致。
2. 根據權利要求l所述的基於垂直柵SOI CMOS器件的超結結構，其特徵在於所述 SOI襯底包括由下至上生長的矽襯底層，埋層氧化層，單晶矽頂層。
3. 根據權利要求2所述的基於垂直柵S01 CMOS器件的超結結構，其特徵在於所述源 區分為NMOS源區和PMOS源區，所述溝道區分為NMOS溝道區和PMOS溝道區，所述漂移區分 為NMOS漂移區和PMOS漂移區，所述漏區分為NMOS漏區和PMOS漏區；NMOS溝道區和PMOS 溝道區之間生長有共用的垂直柵區，垂直柵區與NMOS溝道區之間生長有NMOS柵氧化層，垂 直柵區與PMOS溝道區之間生長有PMOS柵氧化層。
4. 根據權利要求3所述的基於垂直柵SOI CMOS器件的超結結構，其特徵在於所述 垂直柵區、源區、溝道區、漂移區、漏區，與矽襯底層之間隔離有埋層氧化層；所述垂直柵區、 NMOS柵氧化層和PMOS柵氧化層均向下延伸至埋層氧化層。
5. 根據權利要求3所述的基於垂直柵SOI CMOS器件的超結結構，其特徵在於所述 NMOS源區引出有NMOS源極，NMOS漏區引出有NMOS漏極，NMOS溝道區引出有NMOS體電極； 所述PMOS源區引出有PMOS源極，PMOS漏區引出有PMOS漏極，PMOS溝道區引出有PMOS體 電極；垂直柵區引出有柵極。
6. 根據權利要求3所述的基於垂直柵S01 CMOS器件的超結結構，其特徵在於所述垂 直柵區與NMOS溝道區、PMOS溝道區垂直對準。
7. 根據權利要求1所述的基於垂直柵SOI CMOS器件的超結結構，其特徵在於所述源 區、溝道區和漏區上生長有光刻保護層。
8. —種基於垂直柵SOI CMOS器件的超結結構的製作方法，其特徵在於，包括以下步驟步驟一，由下至上依次生長矽襯底層，埋層氧化層，單晶矽頂層構成SOI襯底；步驟二，在SOI襯底上的單晶矽頂層位置處生成源區、溝道區、漂移區、漏區；步驟三，在表面生長光刻刻蝕保護層後對漂移區分兩次進行摻雜； 步驟四，第一次摻雜採用輕劑量高能量深注入方法，注入深至埋層氧化層；步驟五，第二次摻雜採用輕劑量低能量淺注入方法，注入深至單晶矽頂層厚度一半處。
9. 根據權利要求8所述的基於垂直柵S01 CMOS器件的超結結構的製作方法，其特徵在 於所述源區分為NMOS源區和PMOS源區，所述溝道區分為NMOS溝道區和PMOS溝道區，所 述漂移區分為NMOS漂移區和PMOS漂移區，所述漏區分為NMOS漏區和PMOS漏區；NMOS源 區、NMOS漏區、NMOS漂移區和NMOS溝道區構成NMOS有源區；PMOS源區、PMOS漏區、PMOS漂 移區和PMOS溝道區構成PMOS有源區。
10. 根據權利要求9所述的基於垂直柵S01 CMOS器件的超結結構的製作方法，其特徵 在於，所述方法還包括以下步驟步驟六，在NMOS和PMOS中間刻蝕一個窗口 ，利用熱氧化的方法在窗口內側壁形成NMOS 柵氧化層和PMOS柵氧化層；步驟七，在窗口處澱積多晶矽，填滿，然後通過化學機械拋光形成垂直柵區； 步驟八，分別對NMOS源區、NMOS漏區、NMOS溝道區澱積金屬引出NMOS源極、NMOS漏極、NM0S體電極；分別對PMOS源區、PMOS漏區、PMOS溝道區澱積金屬引出PMOS源極、PMOS漏極、PMOS體電極。
全文摘要
本發明公開了一種基於垂直柵SOI CMOS器件的超結結構及其製作方法，該結構包括SOI襯底，以及生長在SOI襯底上的柵區、源區、溝道區、漂移區、漏區，所述柵區與埋氧層垂直並直接接觸，溝道區和漏區之間設有pn柱區上下排列的漂移區，且漂移區中居於下方的柱區與漏區摻雜類型一致。本發明在垂直柵SOI CMOS器件的基礎上，將單一摻雜類型的漂移區改造成pn柱區交錯的漂移區，儘可能使得漂移區在達到擊穿電壓時全耗盡，各處電場分布得到優化，電場峰值在漂移區、漂移區與溝道區交界處、漂移區與漏區交界處降低並平坦化，在繼承了垂直柵SOI CMOS器件消除浮體效應的基礎上，大大提升了SOI LDMOS的抗高壓擊穿能力。
文檔編號H01L27/12GK101789435SQ200910200718
公開日2010年7月28日 申請日期2009年12月24日 優先權日2009年12月24日
發明者何大偉, 俞躍輝, 徐大朋, 王中健, 程新紅, 肖德元 申請人:中國科學院上海微系統與信息技術研究所;上海新傲科技股份有限公司