設有信號反彈模塊的3d-sic過矽通孔的測試裝置的製作方法
2023-05-17 17:09:26 1
專利名稱：設有信號反彈模塊的3d-sic過矽通孔的測試裝置的製作方法
技術領域：
本發明涉及一種設有信號反彈模塊的3D-SIC過矽通孔的測試裝置。
背景技術：
隨著晶片製造工藝地不斷發展，晶片的尺寸不斷減小，性能不斷提高，延續了摩爾定律近半個世紀的輝煌。然而，半導體電晶體尺寸已經接近納米級，預示著晶片製造業將遇到一個極大的瓶頸，摩爾定律有可能就此失效。為了延續摩爾定律，繼續提升晶片的性能，3D晶片應運而生。在以往的集成電路中，所有的元件都是在一個平面上分布，即稱為2D集成電路。而3D集成電路的設計不同於2D集成電路的平面設計方法，它是將多個晶片(Die)
垂直堆疊，通過矽通孔(TSV)互連，以實現垂直集成。從而獲得更小的體積、更好功耗和射頻性能。晶片的垂直堆疊方式可分為面對面堆疊(Face-to-Face Bonding)，面對背堆疊(Face-to-Back Bonding)和背對背堆疊(Back-to-Back Bonding)三種。其中面對面堆疊是兩個集成電路的金屬層垂直堆疊形成的，不需要通過TSV互連。而面對背堆疊和背對背堆疊方式並非兩個集成電路的金屬層直接接觸，所以必須通過TSV互連。在晶片堆疊技術中，兩層以上的集成電路堆疊就不可避免的要用到面對背堆疊和背對背堆疊方式。由此可見TSV在3D集成電路中的重要性。TSV技術(Through-Silicon Vias,過娃通孔)是通過在裸片(Die)和裸片之間、晶圓(Wafer)和晶圓之間、晶圓和裸片之間製作垂直導通，實現晶片之間互連的最新技術。一根TSV就代表一條垂直方向上的數據鏈路，用來傳輸信號。與以往的IC封裝和使用凸點的疊加技術不同，TSV能夠使晶片在三維方向堆疊的密度最大、夕卜形尺寸最小,並且大大改善晶片速度和低功耗的性能。然而由於工藝技術的限制，TSV在製造過程中可能會出現斷裂，注入不均勻和有雜質情況，導致出現短路和斷路現象。不能保證製作的所有TSV都是完好的。TSV的故障問題有很多，在注入導電銅階段，存在著注入不充分致使TSV斷裂或者TSV非常纖細的問題，導致信號傳輸時很容易出現故障。在TSV的製作中最後還有一個削薄的過程，TSV的直徑一般是rsum，打薄的過程容易造成TSV的斷裂。在晶圓的堆疊過程中，由於上下兩層要求TSV對準，但是數萬根的TSV都要對齊很難，而且還是在TSV的直徑那麼小的情況下。由於TSV是一類高密度的互連線，在TSV自身產生的同時還會將熱量耦合到其附近的TSV中，從而加熱其附近的互連線。據悉，每增加10度，延遲就會增加5%，性能下降30%。因此散熱問題也是TSV亟待解決的一個問題。由於單個TSV的失效有可能會導致兩個已知能夠正常工作的晶圓或者晶片在堆疊後不能正常工作，這樣成本會急速上升。三維堆疊集成電路(3D-SIC)主要採用過矽通孔技術來實現模塊在垂直方向上的互連，但是矽通孔在製造過程或綁定後階段都有可能出現失效，導致整個晶片無法正常工作。為了提高3D晶片的成品率，降低製造成本，需要在製造過程中的不同階段對其進行測試，主要包括以下三個階段的測試綁定前測試(pre bond test)、綁定後測試(post bondtest)和最終測試(final test)。
I、綁定前測試(pre bond test),也就是無疵內核測試(Known Good Die,KGD)。由於過矽通孔製作需要經過一系列工藝步驟，其中每個步驟都有可能出現問題，比如在注入導電銅階段，存在著注入不充分致使TSV斷裂或者TSV過於纖細等問題，需要對綁定前晶片進行測試，以去除有問題的晶片，從而降低成本，提高生產率。2、綁定後測試(post bond test),也就是無疵堆疊測試(Known Good Stack,KGS)。在多層晶片綁定過程中，可能由於綁定壓力過大、綁定界面出現絕緣或TSV未對準等現象，導致TSV出現短路或斷路情況，使得信號無法正常傳輸，所以要對綁定後晶片進行測試。3、最終測試(f inaI test),就是對最後封裝好的晶片進行測試,最終確定哪些晶片是合格的。
其中，TSV在綁定後出現故障的概率更高，且TSV作為一種重要的3D IC模塊通信的方式，因此綁定後測試顯得尤為重要。為了不影響晶片正常工作，在晶片中加入測試結構，利用模式切換方式來實現控制。對於TSV的綁定後測試，國內外的研究方案中主要有如下幾種方法I、通過使用BIST (Built-in Self Test，內建自測)方法，在綁定後兩層晶片中加入相同的測試結構，利用控制信號將測試矢量生成器(TPG, Test-Pattern Generator)生成的測試矢量進行傳輸前後的比較，進而達到測試的目的，實現較高的故障覆蓋率。但是這種方法，面積開銷和移位功耗較大；2、在綁定後TSV兩端加入相同的測試結構，利用電壓分割技術來實現測試；但是這種方法是建立在一定的理論基礎上，精度不夠高，而且控制信號複雜，實現起來困難；3、通過在每一層晶片上增加掃描鏈和掃描島的方法，利用這些掃描鏈和掃描島發送控制信號進行傳輸前後的比較，可以有效的達到測試TSV的目的。但是這種方法面積開銷大；4、通過對兩種TSV進行RC建模，使用電壓劃分和電荷共享技術來實現TSV綁定前測試，但是由於實際電路中存在噪聲，導致通過理論值計算來反映實際情況，精確性得不到保證；故障覆蓋率較低。
發明內容
本發明是為避免上述已有技術中存在的不足之處，提供了一種設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，以解決在3D晶片製造過程中對失效TSV進行有效檢測困難的問題。本發明為解決技術問題，提供了一種設有信號反彈模塊的3D-SIC過矽通孔的測
試裝置。設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，其結構特點是，包括發送端和接收端；所述發送端和接收端之間通過多條過矽通孔TSV相連接；所述發送端包括第一被測晶片、解碼器、控制單元CU、鎖存器D和雙向開關DSW;所述接收端包括第二被測晶片和信號反彈模塊；所述信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門；所述過矽通孔TSV的上端與所述接收端的延遲單元M和信號發生器F相連接，所述延遲單元M均通過各自的三態門與所述信號發生器F相連接；
所述過矽通孔TSV的下端與所述發送端的解碼器和雙向開關DSW相連接；所述解碼器、鎖存器D和雙向開關DSW均與所述控制單元CU相連接；所述鎖存器D還與所述雙向開關DSW相連接。本發明的設有信號反彈模塊的3D-SIC過矽通孔的測試裝置還具有以下技術特點。所述鎖存器D通過MOS場效應管與電源VDD相連接。
與已有技術相比，本發明有益效果體現在本發明提出了一種測試裝置，針對綁定後階段矽通孔進行測試，利用信號在導體中傳輸的不可逆性，在信號接收端增加反彈模塊，通過在發送端施加兩次不同測試激勵，利用觸發器和多路選擇器將兩次輸出結果進行異或，來達到測試目的。本發明通過對單個TSV施加兩次不同的測試矢量，分別是O和I。通過異或門邏輯比較兩次響應的結果，如果輸出是O,表不有故障；如果輸出時I，表不無故障。本發明的3D-SIC過矽通孔的測試裝置，利用信號在導體中傳輸的不可逆性，在信號接收端增加反彈模塊，通過在發送端施加兩次不同測試激勵，利用觸發器和多路選擇器將兩次輸出結果進行異或，來達到測試目的，有效地解決了在3D晶片製造過程中對失效TSV進行有效檢測的難題。本發明的測試裝置在做到對失效TSV進行有效檢測的前提下，具有面積和實踐開銷較小，功耗較低等優點。
圖I為本發明的測試裝置的整體結構立體圖。圖2為本發明的測試裝置的TSV塊發送端結構。圖3為圖2中總線下端模塊的放大圖。圖4為本發明的測試裝置的TSV塊接收端結構。附圖I 附圖4中標號1發送端，101第一被測晶片，102解碼器，2接收端，201第二被測晶片，202三態門。以下通過具體實施方式
，對本發明作進一步說明。
具體實施例方式參加圖I 圖4，設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，包括發送端I和接收端2 ;所述發送端和接收端之間通過多條過矽通孔TSV相連接；所述發送端包括第一被測晶片101、解碼器102、控制單元⑶、鎖存器D和雙向開關DSW ;所述接收端2包括第二被測晶片201和信號反彈模塊；所述信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門202 ；所述過矽通孔TSV的上端與所述接收端的延遲單元M和信號發生器F相連接，所述延遲單元M均通過各自的三態門202與所述信號發生器F相連接；所述過矽通孔TSV的下端與所述發送端的解碼器102和雙向開關DSW相連接；所述解碼器102、鎖存器D和雙向開關DSW均與所述控制單元CU相連接；所述鎖存器D還與所述雙向開關DSW相連接。所述鎖存器D通過MOS場效應管與電源VDD相連接。
本發明的原理依據TSV在綁定後可能會出現有三種情況固定O故障、固定I故障和無故障。為了提高故障覆蓋率，本發明通過對單個TSV施加兩次不同的測試矢量，分別是O和I。通過異或門邏輯比較兩次響應的結果。本發明結構的整體架構為了更好地說明問題，將TSV進行邏輯功能分塊，例如分為4x4方式，兩層結構。圖I是測試結構的整體架構。其中底層中CU表示測試控制單元，主要提供測試激勵，測試控制信號和測試響應分析。D表示異或、多路選擇和鎖存器邏輯網絡，主要保存響應和響應比較。DECODER表示解碼器，主要篩選其中一行進行測試。DSW是雙向開關。上層中M是延遲單元。F是使能控制信號發生器。Diel為第一被測晶片，Die2為第二被測晶片。圖4中Delay cell為延遲單元Μ。TSV塊發送端結構如圖2所示，其中FG是矩形波生成器，生成O和I兩次測試激勵。SWCM是雙向開關控制模塊。AG是生成解碼器的地址選擇信號。TC是測試控制和測試分析模塊。其中處於發送端的每個TSV端點都有一個雙向開關邏輯。每個列地址線與提供測試激勵的總線交叉處都有一個雙向開關DSW。如圖3所示的是圖2總線下方一個模塊的放大圖，總線下方的每列都有一個異或、多路選擇和鎖存邏輯，最終的測試信號都連接到各 自的NMOS柵極上，最右邊NMOS的漏極連接VDD，最左邊的NMOS的源極連接到測試控制器上。圖2和圖3中，C是電平脈衝信號，C』是其互補信號，Q是透明D鎖定器的輸出信號。TSV塊接收端結構如圖4所示，F是根據TSV信號生成使能控制信號的發生器。每一列TSV公用一個延時單元Μ。通過F生成不同的使能信號控制互補三態門，實現信號反彈。本發明具體實施過程為由發送端首先發送測試信號0，接收端接收到信號後，通過信號反彈裝置將信號返回至發送端，發送端收到返回的信號後保存在寄存器中。接著發送端向發送測試信號1，同理會接收到接收端反彈回來的信號。將這個信號與之前保存在寄存器中的信號進行異或，如果結果為1，則表示次TSV正常；如果為0，則表示此TSV失效。如圖2所示，發送端產生測試激勵信號。TSV塊發送端結構中的控制單元⑶的控制器內部的地址生成器AG生成解碼器的解碼地址選擇信息，作用於Υ3地址線，其中Υ2、Υ1和YO無效。第一次測試時，矩形波生成器FG首先生成O測試矢量作用於連接的總線上，雙向開關控制模塊SWCM發送一個高電平信號，使處於總線上的雙向開關處於導通狀態，此時Χ0、Χ1、Χ2和Χ3選擇線上都是O信號，但是只有Υ3選擇線上的TSV才能得到此信號。處於Υ3信號線上的雙向開關處於導通狀態，測試信號沿著TSV傳輸到接收端模塊。接收端反彈測試激勵信號。在接收端模塊中，X選擇線上的TSV端點都連接到使能信號控制器F上。當發送端某行TSV有測試信號時，作用於使能信號控制器，此時產生一個高電平信號，互補三態門處於導通狀態。測試信號沿著延時單元傳輸，為了避免信號在延時單元中出現迴路的情況，選取使能信號控制器F的脈衝寬度與延時單元時間一致，當從延時單元出來的信號一路沿TSV返回時；另一路又到三態門，但是由於此時控制器產生一個高電平信號，三態門截止。這樣信號就不會出現迴旋的情況，避免了信號的幹擾和降低了功耗。然後，發送端處理相應測試信號。當信號返回時，由控制單元CU的控制器內部的矩形波生成器FG生成一個低電平信號，作用於總線上的雙向開關，使其處於截止狀態。這樣Y3選擇線上的各個TSV返回信號就不會出現幹擾的情況。第一次測試響應通過多路選擇邏輯保存到透明D鎖存器中。第二次測試時，矩形波生成器FG生成一個I測試矢量作用於總線上，其後的過程與第一次測試過程相同。當第二次測試響應信號到達異或和多路選擇邏輯的時候，控制單元CU提供一個高電平C脈衝信號，此時第一次的測試響應結果就傳輸到異或邏輯的一個輸入端。通過比較前後兩次的測試響應結果，在異或邏輯的輸出端有個比較信號。將這些輸出結果都連接到各自的NMOS的柵極。當柵極是高電平的時候，導通；否則，截止。利用前面三種情況的兩次響應結果分析表可知，如果有故障的話，最左邊NMOS的源極是個O ;如果無故障的話，是個I。通過測試控制器TC分析出Υ3是否有故障存在。當Υ3測試結束後，然後再分別進行Υ2、Yl和YO的測試。具體實施時，在設計初期確定TSV分為幾行幾列，根據各個TSV塊的位置以及相應TSV塊中TSV的數目，將多個TSV劃分為一個TSV鏈。
在TSV的發送端，用一個解碼器連接所有TSV鏈，並設置矩形波生成器，生成O和I兩次測試激勵。其中處於發送端的每個TSV端點都有一個雙向開關邏輯，每個列地址線與提供測試激勵的總線交叉處都有一個雙向開關，總線下方的每列都有一個異或、多路選擇和鎖存邏輯，最終的測試信號都連接到各自的NMOS柵極上，最右邊NMOS的漏極連接VDD，最左邊的NMOS的源極連接到測試控制器上。在TSV塊的接收端，有一個根據TSV信號生成使能控制信號的發生器F，每一列TSV公用一個延時單元Μ，通過信號發生器生成不同的使能信號控制互補三態門，實現信號反彈。測試的詳細步驟如下I) TSV塊發送端結構中的地址生成器生成解碼地址選擇信息，作用於一條TSV鏈上，其他TSV鏈無效。矩形波生成器首先生成O測試矢量作用於連接的總線上，雙向開關控制模塊發送一個高電平信號，使處於總線上的雙向開關處於導通狀態，此時被解碼器選中的TSV鏈上的TSV得到此信號，測試信號沿著TSV傳輸到接收端模塊。2)在接收端模塊中，當發送端某行TSV有測試信號時，作用於使能信號控制器，此時產生一個高電平信號，互補三態門處於導通狀態。測試信號沿著延時單元傳輸，將信號反彈回發送端。3)在發送端模塊中，將第一次測試響應通過多路選擇邏輯保存到D鎖存器中，接著矩形波生成器FG生成一個I測試矢量作用於總線上，後面過程與第一次相同。當第二次測試響應信號到達異或和多路選擇邏輯的時候，比較前後兩次的測試響應結果，在異或邏輯的輸出端有個比較信號。將這些輸出結果都連接到各自的NMOS的柵極。當柵極是高電平的時候，導通，否則，截止。利用前面三種情況的兩次響應結果分析表可知，如果有故障的話，最左邊NMOS的源極是個O ;如果無故障的話，是個I ;再對其它TSV鏈實施上述I到4的測試步驟。在發送模塊，由矩形波生成器FG生成一個低電平信號，作用於總線上的雙向開關，使其處於截止狀態，這樣一條TSV鏈上的各個TSV返回信號就不會出現幹擾的情況。
權利要求
1.設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，其特徵是，包括發送端(I)和接收端(2);所述發送端和接收端之間通過多條過矽通孔相連接；所述發送端包括第一被測晶片(101)、解碼器(102)、控制單元⑶、鎖存器D和雙向開關DSW ;所述接收端包括第二被測晶片(201)和信號反彈模塊；所述信號反彈模塊包括ー個信號發生器F、多個延遲単元M和多個三態門(202)； 所述過矽通孔的上端與所述接收端的延遲單元M和信號發生器F相連接，所述延遲單元M均通過各自 的三態門(202)與所述信號發生器F相連接； 所述過矽通孔的下端與所述發送端的解碼器(102)和雙向開關DSW相連接；所述解碼器(102)、鎖存器D和雙向開關DSW均與所述控制単元⑶相連接；所述鎖存器D還與所述雙向開關DSW相連接。
2.根據權利要求I所述的設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，其特徵是，所述鎖存器D通過MOS場效應管與電源VDD相連接。
全文摘要
本發明公開了一種設有信號反彈模塊的3D-SIC過矽通孔的測試裝置，發送端和接收端之間通過多條過矽通孔TSV相連接；發送端包括第一被測晶片、解碼器、控制單元CU、鎖存器D和雙向開關DSW；接收端包括第二被測晶片和信號反彈模塊；信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門；TSV的上端與接收端的延遲單元M和信號發生器F相連接；TSV的下端與發送端的解碼器和雙向開關DSW相連接；解碼器、鎖存器D和雙向開關DSW均與控制單元CU相連接；鎖存器D還與雙向開關DSW相連接。本發明的3D-SIC過矽通孔的測試裝置，具有可有效地解決在3D晶片製造過程中對失效TSV進行有效檢測困難的問題、面積和實踐開銷較小，功耗較低等優點。
文檔編號H01L21/66GK102856226SQ201210330159
公開日2013年1月2日 申請日期2012年9月8日 優先權日2012年9月8日
發明者王偉, 方芳, 陳 田, 劉軍, 唐勇, 李潤豐 申請人:合肥工業大學