單斜和逐次逼近相結合的列級模數轉換器的製作方法

2023-05-03 19:41:31

本發明涉及cmos集成電路領域，尤其涉及逐次逼近型模數轉換設計和單斜型模數轉換器領域。具體講,本發明涉及單斜和逐次逼近相結合的列級模數轉換器。

背景技術：

單斜、逐次逼近是常用的adc結構。單斜型模數轉換器(single-slopeanalog-to-digitalconverter，ssadc)有面積小、精度高的優點，但是其需要2n個時鐘周期(其中n位adc位數)，速度較慢直接影響了其在高速讀出電路當中的應用。傳統的ssadc結構如圖1所示，由比較器、斜坡發生器、計數器和寄存器四部分組成。而逐次逼近型模數轉換器(successiveapproximationregisteranalog-to-digitalconverter，sar-adc)有著高速，低功耗的優點。傳統的sar-adc結構如圖2所示，由數模轉換器(digital-to-analogconverter，dac)，比較器和邏輯模塊三部分組成。在列級電路中，其dac面積較大，極大地影響了sar-adc的應用。

對於q位adc來說，其sar-adc中分段式dac電容陣列的原理圖如圖3所示，分為低s位和高k位。用(vrefl，vrefh)表示sar-adc的量程。vcm表示參考電壓，等於1/2vref，si(i＝1,2,..,k+s)為開關，ci(i＝1,2,..,k+s)為dac中的電容，vin表示輸入信號，vout表示輸出信號，dac採用傳統二進位結構，共需要2k+2s-1個單位電容。

技術實現要素：

為克服現有技術的不足，針對列級sar-adc中dac面積較大和ssadc速度較慢的問題，本發明旨在提出一種結合ssadc和sar-adc的模數轉換器，使得sar-adc中的一部分dac功能由晶片級ssadc實現，大幅度減少sar-adc的面積，使列級adc具有轉換速率快、面積小、精度高的特點。本發明採用的技術方案是，單斜和逐次逼近相結合的列級模數轉換器，設列級模數轉換器為n位adc，粗量化p位，細量化q位，由粗斜坡產生器、基準電路、控制電路、計數器、比較器、邏輯電路、存儲電路、開關電路及sar-adc(successiveapproximationregisteranalog-to-digitalconverter，sar-adc)電路構成，其中粗斜坡產生器、基準電路、控制電路及計數器為共用電路，而比較器、邏輯電路、存儲電路、開關電路及sar-adc電路為列級電路；粗斜坡產生器受到控制電路及計數器模塊的控制，產生2p個臺階的信號，並與各列模擬信號進行比較，比較器的輸出接入到邏輯電路及存儲電路模塊當中；而基準電路會產生2p+1個基準電壓，接入開關電路之中，並連接在sar-adc的量程輸入信號上，而開關的關斷受到邏輯電路及存儲電路模塊的控制。

工作原理為：分為兩個模數轉換階段：粗量化階段和細量化階段；在粗量化階段，所有的模擬信號進入比較器當中與一個p位粗量化斜坡做比較；當比較器輸出翻轉時，計數器的值被存到列寄存器中作為粗量化結果，控制開關電路當中相應的開關閉合；接著進入細量化階段，各參考電壓將整個量化範圍vref＝vrefh-vrefl等分為2p個細量化區間，每個區間的範圍為δvc＝vref/2p；vrefh為高參考電壓，vrefl為低參考電壓，基準電路生成細量化所需的2p+1個電壓信號，並通過開關電路進入到sar-adc中作為量程範圍；之後，模擬信號進入sar-adc模塊中採用逐次逼近方法進行量化；最終將粗量化和細量化的結果結合便能夠得到最終的結果。

本發明的特點及有益效果是：

相對於傳統的sar-adc其大幅度減少了dac部分的面積，而且其量化時間沒有大幅度提高；相對於傳統的ssadc則大幅度提高了其速度，同時降低了其緩衝器等電路的壓力。

附圖說明：

圖1ssadc結構示意圖。

圖2sar-adc結構示意圖。

圖3sar-adc中dac原理圖。

圖4單斜和逐次逼近相結合的列級模數轉換器結構示意圖。

圖5單斜和逐次逼近相結合的列級模數轉換器兩步量化過程。

具體實施方式

本發明是將ssadc和sar-adc的基本原理結合起來構成，而在結合的基礎上，利用兩者的優點，使列級adc具有轉換速率快、面積小、精度高的特點。而具體實現過程中，則創新性地將兩個dac結構進行結合，實現目標功能。

以n位adc為例，粗量化p位，細量化q位。adc的結構示意圖如圖4所示，由粗斜坡產生器、基準電路、控制電路及計數器、比較器、邏輯電路及存儲電路、開關電路及sar-adc電路構成，其中粗斜坡產生器、基準電路、控制電路及計數器為共用電路，而比較器、邏輯電路及存儲電路、開關電路及sar-adc電路為列級電路。粗斜坡產生器受到控制電路及計數器模塊的控制，產生2p個臺階的信號，並與各列模擬信號進行比較，比較器的輸出接入到邏輯電路及存儲電路模塊當中。而基準電路會產生2p+1個基準電壓，接入開關電路之中，並連接在sar-adc的量程輸入信號上，而開關的關斷受到邏輯電路及存儲電路模塊的控制。

本發明提出的adc工作原理為：分為兩個模數轉換階段：粗量化階段和細量化階段。在粗量化階段，所有的模擬信號進入比較器當中與一個p位粗量化斜坡做比較。當比較器輸出翻轉時，計數器的值被存到列寄存器中作為粗量化結果，控制開關電路當中相應的開關閉合。接著進入細量化階段，各參考電壓將整個量化範圍(vref＝vrefh-vrefl)等分為2p個細量化區間，vrefh為高參考電壓，vrefl為低參考電壓，每個區間的範圍為δvc＝vref/2p。基準電路生成細量化所需的2p+1個電壓信號，並通過開關電路進入到sar-adc中作為量程範圍。之後，模擬信號進入sar-adc模塊中採用逐次逼近方法進行量化。最終將粗量化和細量化的結果結合便能夠得到最終的結果。

一次模數轉換中，粗量化階段需要2p個時鐘周期，細量化階段需要q+2個時鐘周期，共需要2p+q+2個時鐘周期，而ssadc需要2p+q個時鐘周期，所以該adc遠遠快於一般的單斜adc。而在列級電路當中，該adc共需要2k+2s-1個單位電容，而一般的sar-adc需要至少2n/2+1-1個電容，所以該adc相對於sar-adc具有面積較小的優點。

以12位ss/sar-adc為例，分為4位粗量化和8位細量化，其工作過程如圖5所示，晶片級dac產生16個臺階的斜坡信號，並在每一列的比較器中與量化信號進行比較，得出粗量化結果。在電源為3.3/0v情況下，vcm表示參考電壓，設置為1.65v。c為單位電容，為100ff。在每一列adc當中共需要31個單位電容。adc總量化量程位0.7-2.3v，基準電路提供17個基準電壓(0.7，0.8，……，2.3),比傳統的sar-adc節約3/4面積。