源極/漏極中帶有底部SiGe層的FinFET的製作方法與工藝

2023-05-03 20:30:56 1

本發明總體上涉及半導體器件，更具體地，涉及一種FinFET。

背景技術：
在一些FinFET器件中，隨著器件尺寸的減小，弱驅動電流和短溝道效應是具有挑戰的問題。具有改進的驅動電流並減弱短溝道效應的FinFET是人們的期望。

技術實現要素：
為解決上述問題，本發明提供了一種FinFET，包括：襯底；鰭結構，位於所述襯底上；源極，位於所述鰭結構中；漏極，位於所述鰭結構中；溝道，在所述鰭結構中位於所述源極與所述漏極之間；柵極介電層，位於所述溝道上方；以及柵極，位於所述柵極介電層上方，其中，所述源極和所述漏極中的至少一個包括底部SiGe層。該FinFET進一步包括側壁SiGe層，位於所述源極和所述漏極中的至少一個中。其中，所述源極和所述漏極包括具有SiP或SiCP的第一層，所述第一層布置在所述底部SiGe層上方。其中，SiGe與SiP的體積比或SiGe與SiCP的體積比的範圍在10％到40％之間。其中，所述第一層的磷的濃度範圍在5e20cm-3到1e22cm-3之間。其中，所述第一層包括SiCP並且所述第一層的碳摻雜百分比範圍在0.5％到2％之間。其中，所述源極和所述漏極進一步包括具有SiP或SiCP的第二層，所述第二層沉積在所述第一層上方，並且所述第二層的磷的濃度比所述第一層的磷的濃度更高。其中，所述第一層的磷的濃度範圍在5e20cm-3到2e21cm-3之間。其中，所述第二層的磷的濃度範圍在1e21cm-3到1e22cm-3之間。其中，所述鰭結構的高度X、所述源極或所述漏極的高度Y、和所述底部SiGe層的高度Z的關係是Z≤Y-X。該FinFET進一步包括鄰近所述柵極的隔離件。其中，所述隔離件包括SiN、SiCN、或SiCON。此外，還提供了一種形成FinFET的方法，包括：在襯底上形成鰭結構；形成源極和漏極，所述源極和所述漏極中的至少一個包括底部SiGe層；在所述源極和所述漏極之間的溝道上方形成柵極介電層；以及在所述柵極介電層上方形成柵極。其中，形成所述源極和所述漏極包括在所述源極和所述漏極中的至少一個中形成側壁SiGe層。其中，形成所述源極和所述漏極包括形成具有SiP或SiCP的第一層，並且所述第一層布置在所述底部SiGe層上方。其中，所述第一層的磷的濃度範圍在5e20cm-3到1e22cm-3之間。其中，形成所述源極和所述漏極進一步包括在所述第一層上方形成第二層，所述第二層包括SiP或SiCP，並且所述第二層的磷的濃度比所述第一層的磷的濃度更高。其中，所述第一層的磷的濃度範圍在5e20cm-3到2e21cm-3之間，所述第二層的磷的濃度範圍在1e21cm-3到1e22cm-3之間。該方法進一步包括形成鄰近所述柵極的隔離件。此外，還提供了一種FinFET，包括：襯底；鰭結構，位於所述襯底上；源極，位於所述鰭結構中；漏極，位於所述鰭結構中；溝道，在所述鰭結構中位於所述源極與所述漏極之間；柵極介電層，位於所述溝道上方；以及柵極，位於所述柵極介電層上方，其中，所述源極和所述漏極中的至少一個包括具有SiP或SiCP的頂層、底部SiGe層、和側壁SiGe層。附圖說明下面將結合附圖進行下列說明，其中：圖1是根據一些實施例的示例性的FinFET的原理圖；圖2是根據一些實施例的溝道應變(strain)與圖1中示例性FinFET的鰭頂距離的曲線圖；圖3A是根據一些實施例的驅動電流與圖1中示例性FinFET的柵極長度的曲線圖；圖3B是根據一些實施例的總電阻與圖1中示例性FinFET的柵極長度的曲線圖；圖4是根據一些實施例的另一個示例性FinFET的原理圖；圖5是根據一些實施例的又一個示例性FinFET的原理圖；以及圖6A至圖6E是根據一些實施例的製造圖4中示例性FinFET的中間步驟。具體實施方式各種實施例的製造和使用的細節討論如下。應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的創新概念。所討論的具體實施例僅僅示出製造和使用本發明的具體方式，而不用於限制本公開的範圍。另外，本發明可在各個實例中重複參考標記和/或字母。該重複是為了簡明和清楚，而且其本身沒有規定所述各種實施例和/或結構之間的關係。而且，在本公開中一個部件上的結構、連接、和/或耦合另一個部件，可以包括直接形成連接部件的實施例，也可以包括在部件之間插入形成附加部件的實施例，這樣兩部件就不能直接連接。另外，在本公開中，空間連接詞，例如，「低於」、「高於」、「水平」、「垂直」、「上方」、「以上」、「以下」、「在下方」、「上」、「下」、「頂端」、「底端：、等以上詞的派生詞(例如，「水平的」、「向下的」、「向上的」等)用於簡便描述一個部件與另一個部件的關係。空間連接詞意在涵蓋包括部件的不同方向的器件。圖1是根據一些實施例的示例性的FinFET100的原理圖。FinFET100包括襯底101、在襯底上形成的鰭結構102、在鰭結構102中形成的源極103和漏極105、在鰭結構102中源極103和漏極105間的溝道111。柵極介電層109在溝道上方形成，柵極108在柵極介電層109上方形成。源極103和漏極105中的至少一個包括底部SiGe層106。鄰近柵極108形成隔離件110。在一些實施例中，FinFET100可以通過淺溝槽隔離(STI)結構與鄰近的器件隔離開。在一些實施例中，FinFET100是N型FinFET。襯底包括Si或任意其他合適的材料。源極103和漏極105包括具有SiP、SiCP、或任意其他合適材料的第一層104。第一層104沉積在底部SiGe層106上方。在一些實施例中，底部SiGe層106是在包括SiP或SiCP的第一層104底部形成的外延層。隔離件110包括SiN、SiCN、SiCON、其他電介質、或任意其他合適的材料。在一些實施例中，底部SiGe層106中和第一層104(SiP或SiCP)中的SiGe的體積比的範圍為10％到40％。在一些實施例中，第一層104中磷(P)的濃度範圍在5e20cm-3到1e22cm-3之間。在一些實施例中，第一層104包括SiCP，並且碳摻雜的比例範圍從0.5％到2％。在一些實施例中，鰭結構102的高度X、源極103或漏極105的高度Y、和底部SiGe層106的高度Z的關係是Z≤Y-X。在一些實施例中，X的範圍為30nm到40nm，Y的範圍為45nm到60nm，Z的範圍為5nm到15nm，以及柵極108的長度範圍為15nm到30nm。在一些實施例中，源極103和漏極105的頂部可以比鰭結構102高5nm到20nm。在一些實施例中，源極103和漏極105的底部可以低於在襯底101上形成的凹槽中的鰭結構102。FinFET100的尺寸可以根據器件的設計和應用進行改變。圖2是根據一些實施例的溝道應變與圖1中示例性FinFET100的鰭頂距離的曲線圖。溝道111包括Si並且底部SiGe層106將壓縮應力加載到溝道111的鄰近區域(從鰭結構102頂部的大約30nm到40nm處)(圖2中所示的正應變值)。底部SiGe層106將拉伸應力引導到溝道111的上部區域(從鰭結構102頂部的0nm到20nm處)(圖2中所示的負應變值)。引導的拉伸應力可以使溝道111的上部區域具有更好的遷移率增益(mobilitygain)。圖3A是根據一些實施例的驅動電流與圖1中示例性FinFET100的柵極長度的曲線圖。與一些其他FinFET的曲線304相比，針對各種柵極108的長度(L)，FinFET100的曲線302顯示出驅動電流(Idsat)性能得到了改進，從而獲得了更好的遷移率收益。圖3B是根據一些實施例的總電阻與圖1中示例性FinFET100的柵極長度的曲線圖。總電阻(Rtot)是溝道電阻和接觸電阻的和。與一些其他FinFET的曲線308相比，針對各種柵極108的長度(L)，FinFET100的曲線306顯示出總電阻(Rtot)有所減小。因此，在一些實施例中，當N型器件摻雜高濃度的磷時，FinFET100表現出性能改善以克服短溝道效應。在一些實施例中，第一層104的磷(P)的濃度範圍從5e20cm-3到1e22cm-3。在一些實施例中，第一層104的磷(P)的濃度範圍從1e21cm-3到4e21cm-3。圖4是根據一些實施例的另一個示例性FinFET400的原理圖。FinFET400與圖1中FinFET100相似，並且源極103a和漏極105a中的至少一個包括SiGe層106a。FinFET400的源極103a/漏極105a包括側壁SiGe層及底部SiGe層，以形成SiGe層106a。在一些實施例中，外延SiGe層106a形成包括SiP或SiCP的第一層104a的側壁和底部。圖5是根據一些實施例的又一個示例性FinFET的原理圖。FinFET500與圖4中的FinFET400相似，並且源極103b和漏極105b中的至少一個包括SiGe層106a。FinFET500的源極103b/漏極105b包括側壁SiGe層及底部SiGe層，以形成SiGe層106a。另外，FinFET500的源極103b/漏極105b進一步包括在第一層104a上方的第二層104b。第二層104b比第一層104a具有更高的摻雜濃度。在一些實施例中，第一層104a和第二層104b包括SiP或SiCP，並且第一層104a的磷的濃度範圍為5e20cm-3到2e21cm-3，而第二層104b的磷的濃度範圍為1e21cm-3到1e22cm-3。在一些實施例中，第一層104a的磷的濃度範圍為7e20cm-3到1e21cm-3，而第二層104b的磷的濃度範圍為1e21cm-3到4e21cm-3。在一些實施例中，第一層104a和第二層104b包括SiCP，並且碳摻雜的百分比範圍為0.5％到2％。圖6A至圖6E是根據一些實施例的製造圖4中示例性FinFET的中間步驟。例如，在圖6A中，鰭結構102和淺溝槽隔離結構602通過乾式蝕刻和化學汽相沉積(CVD)在襯底101上形成。(為了簡便，襯底101未在接下來的步驟中示出。)在一些實施例中，襯底101包括Si且STI包括SiO2。例如，在圖6B中，STI通過使用氯化氫的溼式蝕刻來蝕刻STI，以形成鰭結構102。在圖6C中，形成柵極介電層109和柵極108。例如，諸如SiO2或任意其他合適材料的柵極介電層109可以通過高溫CVD形成。諸如多晶矽或金屬的柵極108可以通過CVD或原子層(AL)CVD形成。例如，在圖6D中，鄰近柵極108的隔離件110通過使用ALCVD或高溫CVD沉積SiN形成，並且通過等離子體蝕刻來蝕刻出鰭結構102中(和襯底101中)的凹槽604。在圖6E中，形成源極103a和漏極105a。例如，SiGe層106a(包括底部SiGe和側壁SiGe)通過CVD沉積。然後第一層104a(例如SiP)通過CVD沉積。儘管示出了在圖6A至圖6E中作為示例性製造步驟的圖4中FinFET400，但圖1中的FinFET100和圖5中的FinFET500也可以通過相似的步驟製造。根據一些實施例，一種FinFET包括：襯底；鰭結構，位於襯底上；源極，位於鰭結構中；漏極，位於鰭結構中；溝道，位於鰭結構中，在源極與漏極之間；柵極介電層，位於溝道上方；以及柵極，位於柵極介電層上方。源極和漏極中的至少一個包括底部SiGe層。根據一些實施例，一種形成FinFET的方法包括：在襯底上形成鰭結構。形成源極和漏極，源極和漏極中的至少一個包括底部SiGe層。在源極與漏極之間的溝道上方形成柵極介電層。在柵極介電層上方形成柵極。本領域中的技術人員應該理解，可以存在本發明的多個實施例的變型例。儘管已經詳細地描述了實施例及其部件，但應該理解，可以在不背離本實施例的主旨和範圍的情況下，做各種不同的改變，替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本實施例，現有的或今後開發的用於執行與本文所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、製造，材料組分、裝置、方法或步驟根據本發明可以被使用。以上方法實施例示出了示例性步驟，但是不需要一定按照所示順序實施。根據本發明的實施例的主旨和範圍，可以適當地增加，替換，改變順序和/或刪除步驟。包括不同權利要求的實施例和/或不同實施例在本發明的範圍內，並且本領域中的技術人員在審閱本發明以後，可以理解這些實施例和/或不同實施例。