一種高sfdr摺疊內插模數轉換器的製作方法

2023-05-03 13:10:36

專利名稱：一種高sfdr摺疊內插模數轉換器的製作方法
技術領域：
本發明屬集成電路技術領域，具體涉及一種採用級聯摺疊內插器間開關「偽隨機 亂序」的高SFDR摺疊內插模數轉換器。
背景技術：
傳統的級聯摺疊電路的摺疊內插模數轉換器如圖1所示，主要包括模擬信號輸入 端(1)、跟蹤保持電路(2 )、電壓驅動電路(3 )、電阻串參考電壓產生電路(4 )、預放大電路 陣列(5)、N級級聯摺疊電路(6)、內插電路(7)、比較器電路(8)和編碼電路(9)。傳統的級 聯摺疊內插電路的摺疊內插模數轉換器如圖2所示，主要包括模擬信號輸入端(14)、跟蹤 保持電路(15)、電壓驅動電路(16)、電阻串參考電壓產生電路(17)、預放大電路陣列(18)、 N級級聯摺疊內插電路(19)、比較器電路(20)和編碼電路(21)。摺疊內插模數轉換器中的模擬信號預處理過程可以等效為同一個模擬信號通過 若干摺疊內插信號通道，產生相鄰的過零點供後端編碼電路使用，由於各個通道間的失配， 相鄰過零點會產生一定的偏差造成量化非線性的產生，等效到整個模數轉換器的無雜散動 態範圍的影響。理論分析如圖8所示的，(49) (50) (51)分別表示三個摺疊係數為3的折 疊器的理想輸出，(52) (53)分別表示相加摺疊的理想輸出和前兩個摺疊器輸出的內插的 理想輸出。(54)表示參考電壓的過零點。理想的輸出的過零點在其相應的位置，沒有任何 偏移，但是實際電路中由於摺疊內插電路中差分輸入管的工藝偏差及尾電流失配導致增益 偏差(56)和失調電壓偏差(57)。如圖9所示，實際輸入曲線，其中(56)包含有增益偏差， (57)包含有失調電壓偏差，這些導致(58)實際相加摺疊輸出過零點的偏移和(59)實際內 插過零點的偏移。傳統普遍適用的解決方法是採用輸入已知的測試向量原摺疊內插信號路徑或者 是鏡像的摺疊內插信號路徑中，在輸出端採集相關信息通過檢測電路進行反饋校正，這種 校正方法一方面需要打斷模數轉換器的正常工作周期，另一方面還要額外增加冗餘功耗， 因此不適用於摺疊內插模數轉換器的實際應用。

發明內容
本發明的目的是提供一種可以平均化摺疊內插信號路徑之間的失配，提高摺疊內 插模數轉換器SFDR的摺疊內插模數轉換器。本發明提出了一種應用摺疊內插電路級內和摺疊內插電路級間開關的一種亂序 邏輯，等效為將模擬預處理部分分為多條模擬信號路徑，每次模擬信號的預處理過程都偽 隨機的循環選擇不同的摺疊內插信號路徑進行，如此將各個信號路徑之間的偏差平均化， 有利於提高摺疊內插模數轉換器的無雜散動態範圍(SFDR)。本發明提出的整體摺疊內插模數轉換器架構，包括模擬信號輸入端、跟蹤保持電 路、電壓驅動電路、電阻串參考電壓產生電路、預放大電路、N級包含級間開關亂序操作的級 聯摺疊內插電路、比較器電路和編碼電路。其中模擬輸入信號在相同的時鐘相位下由跟蹤保持電路將信號採樣到固定的保持電容上； 保持信號與參考電壓電阻串產生的參考電平作為預放大電路的輸入信號，預放大電路的輸 出為保持信號與參考電平之間的差值放大信號；預放大電路的輸出信號通過級間開關選擇 一個第一級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入 信號；第一級摺疊電路的輸出信號通過級間開關對應選擇一個第一級內插電路信號路徑作 為其輸入信號；第一級內插電路的輸出信號通過級間開關選擇一個第二級摺疊電路信號路 徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入信號；第二級摺疊電路的輸 出信號通過級間開關對應選擇一個第二級內插電路信號路徑作為其輸入信號；第二級內插 電路的輸出信號通過級間開關選擇一個第三級摺疊電路信號路徑作為其輸入信號，其中一 些輸出信號直接成為比較器的輸入信號；依此類推，第N-I級內插電路的輸出信號通過級 間開關對應選擇一個第N級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成 為比較器的輸入信號；第N級摺疊電路的輸出信號成為第N級內插電路的輸入信號，第N級 內插電路的輸出信號作為比較器的輸入信號；比較器的輸出信號經過編碼電路的編碼後， 得到模數轉換器的二進位輸出碼。對於N級級聯摺疊內插電路，每一級摺疊內插電路的摺疊係數為F，內插係數為F， 預放大電路個數為N，每一級摺疊放大器個數為X，每一級內插放大器個數為N。摺疊內插模數轉換器具有如下特點
(1)每級級聯摺疊內插電路包括位於該級摺疊電路輸入端的m種狀態的正向偽隨機 亂序邏輯開關，其中Nl<=x;
(2)每級級聯摺疊內插電路包括位於該級內插電路輸入端的m種狀態的反向偽隨機 解亂序邏輯開關；
(3)每級級聯摺疊內插電路包括摺疊係數為F的摺疊電路；
(4)每級級聯摺疊內插電路包括內插係數為F的內插電路。正向偽隨機亂序邏輯開關和反向偽隨機解亂序邏輯開關的連接方式如圖6所示。


圖1為傳統級聯摺疊電路的摺疊內插模數轉換器架構圖。圖2為傳統級聯摺疊內插電路的摺疊內插模數轉換器架構圖。圖3為採用摺疊內插器級間開關「偽隨機亂序」的高SFDR摺疊內插模數轉換器架 構圖。圖4為理想摺疊輸出曲線和內插輸出曲線。圖5為實際存在增益和失調電壓偏差時的摺疊和內插輸出曲線。圖6為摺疊內插級間偽隨機開關亂序連接示意圖。圖中標號1為摺疊內插模數轉換器模擬信號輸入端，2為摺疊內插模數轉換器 跟蹤保持電路，3為摺疊內插模數轉換器電壓驅動電路，4為摺疊內插模數轉換器電阻串 參考電壓產生電路，5為摺疊內插模數轉換器預放大電路陣列，6、10 12為摺疊內插模 數轉換器N級級聯摺疊電路，7為摺疊內插模數轉換器內插電路，8為摺疊內插模數轉換器 比較器電路，9為摺疊內插模數轉換器編碼電路，14為摺疊內插模數轉換器模擬信號輸入 端，15為摺疊內插模數轉換器跟蹤保持電路，16為摺疊內插模數轉換器電壓驅動電路，17為摺疊內插模數轉換器電阻串參考電壓產生電路，18為摺疊內插模數轉換器預放大電路 陣列，19、22 27為摺疊內插模數轉換器N級級聯摺疊內插電路，20為摺疊內插模數轉換 器比較器電路，21為摺疊內插模數轉換器編碼電路，28為摺疊內插模數轉換器模擬信號輸 入端，29為摺疊內插模數轉換器跟蹤保持電路，30為摺疊內插模數轉換器電壓驅動電路， 31-1為摺疊內插模數轉換器電阻串參考電壓產生電路，31-2為摺疊內插模數轉換器預放 大電路，32 34、37 48為摺疊內插模數轉換器帶級間開關亂序的N級級聯摺疊內插電 路，49 54為理想摺疊內插曲線，55 62為存在增益偏差和失調電壓偏差的實際摺疊內 插曲線，63、73為第H級和第H+1級摺疊內插電路N個順序輸入信號，64為第H級摺疊內插 電路正向偽隨機亂序開關，65為第H級摺疊內插電路正向m個狀態下正向偽隨機亂序開關 邏輯，66為第H級摺疊內插電路反向偽隨機亂序開關，67為第H級摺疊內插電路正向m個 狀態下反向偽隨機解亂序開關邏輯，68為第H+1級摺疊內插電路，69、71為第H級摺疊內插 電路信號編號，70為第H級摺疊電路，72為第H級內插電路。
具體實施例方式下面結合附圖對本發明摺疊內插器級間開關「偽隨機亂序」結構進行詳細說明。以下結合附圖進一步描述本發明。針對於摺疊內插電路級間偽隨機亂序的循環邏輯，如圖6所示，該圖僅以一級折 疊係數為F，內插係數也為F，前級輸入信號線為N，級內變換狀態為m的實例來說明。圖6 中(63)表示的是前級輸入到第H級摺疊內插電路的N個信號，分別標示為第1 N (69)； (64)表示第H級正向偽隨機亂序開關電路；(65)表示的是m種狀態下各個摺疊器電路和 前端N個輸入信號之間的連接關係，其中摺疊係數為F; (66)表示相應的第H級內插電路輸 入和第H級摺疊電路輸出之間的反向偽隨機解亂序開關；(67)是相對應反向偽隨機解亂序 開關邏輯連接方式，其中內插係數為F。針對於摺疊電路信號路徑的正向偽隨機亂序選擇邏 輯，當摺疊係數為F時，每個摺疊器的輸入的個數為F ；當亂序邏輯為m個狀態時，每個折 疊器的每個輸入的對應連接狀態數為m ；針對於第Z個摺疊器的第J個輸入的m個狀態 分別是
權利要求
一種摺疊內插模數轉換器，其特徵在於包括模擬信號輸入端、跟蹤保持電路、電壓驅動電路、電阻串參考電壓產生電路、預放大電路、N級包含級間開關亂序操作的級聯摺疊內插電路、比較器電路和編碼電路；其中模擬輸入信號在相同的時鐘相位下由跟蹤保持電路將信號採樣到固定的保持電容上；保持信號與參考電壓電阻串產生的參考電平作為預放大電路的輸入信號，預放大電路的輸出為保持信號與參考電平之間的差值放大信號；預放大電路的輸出信號通過級間開關選擇一個第一級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入信號；第一級摺疊電路的輸出信號通過級間開關對應選擇一個第一級內插電路信號路徑作為其輸入信號；第一級內插電路的輸出信號通過級間開關選擇一個第二級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入信號；第二級摺疊電路的輸出信號通過級間開關對應選擇一個第二級內插電路信號路徑作為其輸入信號；第二級內插電路的輸出信號通過級間開關選擇一個第三級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入信號；依此類推，第N 1級內插電路的輸出信號通過級間開關對應選擇一個第N級摺疊電路信號路徑作為其輸入信號，其中一些輸出信號直接成為比較器的輸入信號；第N級摺疊電路的輸出信號成為第N級內插電路的輸入信號，第N級內插電路的輸出信號作為比較器的輸入信號；比較器的輸出信號經過編碼電路的編碼後，得到模數轉換器的二進位輸出碼。
2.根據權利要求1所述的摺疊內插模數轉換器，其特徵在於設對於N級級聯摺疊內 插電路，每一級摺疊內插電路的摺疊係數為F，內插係數為F，預放大電路個數為N，每一級 摺疊放大器個數為X，每一級內插放大器個數為N ；則(1)每級級聯摺疊內插電路包括位於該級摺疊電路輸入端的m種狀態的正向偽隨機 亂序邏輯開關，其中N1<=X;(2)每級級聯摺疊內插電路包括位於該級內插電路輸入端的m種狀態的反向偽隨機 解亂序邏輯開關；(3)每級級聯摺疊內插電路包括摺疊係數為F的摺疊電路；(4)每級級聯摺疊內插電路包括內插係數為F的內插電路；(5)正向偽隨機亂序邏輯開關和反向偽隨機解亂序邏輯開關按規則連接。
3.根據權利要求2所述的摺疊內插模數轉換器，其特徵在於包括模擬信號輸入端 (28),跟蹤保持電路(29)、電壓驅動電路(30)、電阻串參考電壓產生電路(31-1 )、預放大電 路(31-2)、N級包含級間開關亂序操作的級聯摺疊內插電路(32 34)、比較器電路(35)和 編碼電路(36)；其中(1)模擬輸入信號(28)經過跟蹤保持電路(29)得到保持信號；(2)保持信號與參考電壓電阻串(31-1)產生的參考電平作為預放大電路(31-2)的輸 入信號，預放大電路的輸出為保持信號與參考電平之間的差值放大信號，預放大電路的輸 出信號為第一級摺疊電路(38)的輸入信號；其中，每隔X-I個輸出取一個輸出連接到比較 器(35)，一共QCtl個輸出信號直接成為比較器(35)的輸入信號；(3)第一級摺疊電路(38)的輸入信號為預放大電路(31-2)的輸出信號經過第一級正 向偽隨機亂序開關(37)選擇輸入，第一級摺疊電路(38)的輸出信號經過第一級反向偽隨 機解亂序開關(39)選擇作為第一級內插電路(40)的輸入信號，第一級的內插電路(40)的輸出信號作為第二級摺疊電路(42)的輸入信號；其中，每隔X-I個輸出取一個輸出連接到 比較器(35)，一共QC1個輸出信號直接成為比較器(35)的輸入信號；(4)第二級摺疊電路(42)的輸入信號為第一級內插電路(40)的輸出信號經過第二級 正向偽隨機亂序開關(41)選擇輸入，第二級摺疊電路(42)的輸出信號經過第二級反向偽 隨機解亂序開關(43)選擇作為第二級內插電路(44)的輸入信號，第二級的內插電路(44) 的輸出信號作為第三級摺疊電路的輸入信號，其中，每隔X-I個輸出取一個輸出連接到比 較器(35)，一共QC2個輸出信號直接成為比較器(35)的輸入信號；(5)依此類推，第N-I級內插電路的輸出信號經過第N級正向偽隨機亂序開關(45)的 選擇作為為第N級摺疊電路(46)的輸入信號；其中，每隔X-I個輸出取一個輸出連接到比 較器(35)，一共QCV1個輸出信號直接成為比較器(35)的輸入信號；(6)第N級摺疊電路(46)的輸出信號經過第N級反向偽隨機解亂序開關(47)選擇成 為第N級內插電路(48)的輸入信號，第N級內插電路(48)的輸出信號連接到比較器(35);(7)比較器(35)的輸出信號經過編碼電路(36)的編碼後，得到模數轉換器的二進位輸 出碼。
全文摘要
本發明提供一種採用級聯摺疊內插器級間開關「偽隨機亂序」的高SFDR的摺疊內插模數轉換器結構。該摺疊內插模數轉換器包含具有摺疊單元模擬預處理模塊或者內插模擬預處理模塊；級聯摺疊內插器級間開關「偽隨機亂序」是用於模擬信號在預處理過程中偽隨機選擇摺疊內插信號路徑的一種邏輯序列，每級摺疊內插電路中包括兩組開關邏輯分別是正向亂序開關邏輯和對應的反向解亂序開關邏輯。此外，開關亂序邏輯分級內亂序邏輯和級間亂序組合邏輯。本發明提出的級聯摺疊內插電路級內及級間開關亂序邏輯，將處理相鄰量化範圍的摺疊器和內插器間的輸入等效失調平均化，將失配引入的諧波分量平均到噪底中，提高了整個模數轉換器的無雜散動態範圍(SFDR)。
文檔編號H03M1/12GK101980447SQ201010562719
公開日2011年2月23日 申請日期2010年11月29日 優先權日2010年11月29日
發明者任俊彥, 葉凡, 王振宇, 王明碩, 陳遲曉, 顧蔚如 申請人:復旦大學