A/d轉換器、a/d轉換方法、固態成像元件和相機系統的製作方法

2023-04-23 00:02:16 4

專利名稱：A/d轉換器、a/d轉換方法、固態成像元件和相機系統的製作方法
技術領域：
本發明涉及能夠應用於CMOS圖像傳感器等的固態成像元件等的A/D轉換器、A/D轉換方法、固態成像元件和相機系統。
背景技術：
提出CMOS圖像傳感器，其具有作為以二維對準的多個像素提供的像素陣列部分，對每個像素列順序地讀出從像素陣列部分的每個像素讀取的像素信號，關於每個列信號進行⑶S處理等，並轉換和輸出圖像信號。列並行輸出型CMOS圖像傳感器是佔主導地位的，該傳感器有對每個像素具有浮動擴散(FD)層的FD放大器並且，其中，通過從像素陣列當中選擇一行並同時在列方向上讀出所選擇的行來進行該傳感器的輸出。這是因為並行處理是有利的，因為在布置在像素中的FD放大器中難以獲得足夠的驅動能力並且因此需要降低數據速率。關於列並行輸出型CMOS圖像傳感器的像素信號讀出(輸出)電路，事實上，已經提出各種版本。最先進的一個版本是對每個列提供模數轉換器(以下縮寫為ADC)並且將像素信號輸出為數位訊號的類型。安裝有這樣的列並行型ADC的CMOS圖像傳感器例如是JP-A-2005-278135所公開的和 ff. Yang 等人於 1999 年 2 月發表在 ISSCCDigest of Technical Papers, pp . 304-304的 「An Integrated 800x600 CMOS ImageSystem，，。圖I是圖示安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的配置示例的框圖。如圖I所示，固態成像元件I具有像素部分2、垂直掃描電路3、水平傳輸掃描電路4和從一組ADC形成的列處理電路組5。另外，固態成像元件I具有數模轉換器(以下縮寫為DAC)6和放大器電路(S/A)7。由單元像素21配置像素部分2，該單元像素2包括光電二極體(光電轉換元件)和像素內放大器，其以矩陣形狀(列行形狀)布置。在列處理電路組5中，形成每個列的ADC的多個列處理電路51是列並行的。列處理電路(ADC) 51的每個具有將基準信號RAMP (Vslop)與經由垂直信號線從每個行的像素獲得的模擬信號比較的比較器51-1，該基準信號RAMP (Vslop)是斜坡波形(RAMP)，其將使用DAC 6產生的基準信號改變為階梯形狀(st印wise shape)。此外，列處理電路51中的每個計數比較器51-1的比較時間並具有保持計數結果的計數器鎖存51-2。列處理電路51具有η位數位訊號轉換功能並對每個垂直信號線(列線)8_1到8_η布置，以便於配置列並行ADC塊。計數器鎖存51-2的每個的輸出例如連接到具有k位寬度的水平傳輸線9。
另外，對應於水平傳輸線9布置k放大器電路7。圖2是圖示圖I的電路的時序圖的示圖。在每個列處理電路(ADC)51中，由對每個列布置的比較器51-1將從垂直信號線8讀出的模擬信號(電勢Vsl)與例如改變為階梯形狀的基準信號RAMP (Vslop)比較。此時，模擬電勢Vsl和基準信號RAMP (Vslop)的電平交叉，並且直到反轉比較器51-1的輸出之前，使用標準時鐘CK由計數器鎖 存51-2進行計數。根據此，垂直信號線8的電勢(模擬信號)轉換為數位訊號(AD轉換)。此時，配置計數器為全位紋波計數器。對一個讀出進行兩次AD轉換。在第一次，單元像素21的復位電平(P相位)被讀出到垂直信號線8 (-1到-η)並且進行AD轉換。在每個像素的復位電平P相位中包括變化。在第二次，由每個單元像素21光電地轉換的信號被讀出(D相位)到垂直信號線8(-1到-η)並且進行AD轉換。因為在每個像素的D相位中也存在變化，通過進行(D相位電平-P相位電平)，可以實現相關二重採樣(⑶S)。轉換為數位訊號的信號記錄在計數器鎖存51-2中，依次通過水平(列)傳輸掃描電路4經由水平傳輸線依次讀出到放大器電路7，並最終輸出。以此方式，進行列並行輸出處理。如上所述，在進行普通列並行讀出的電壓斜坡方法的固態成像元件中，決定AD解析度的標準時鐘CK輸入到對全部列行布置的紋波計數器，並且對每個列進行計數操作。但是，存在如下擔憂，由於低級位計數器和高級位計數器之間的數據改變點定時，生成位不一致性(或更具體地稱為亞穩性)。其結果是，存在進行錯誤計數的可能性。期待提供能夠防止位不一致性，且因此防止錯誤計數的生成的A/D轉換器、A/D轉換方法、固態成像元件和相機系統。

發明內容
此處描述具有模數轉換器的固態成像器件和模數轉換方法。固態成像器件的示例包括位不一致性防止部分，配置為防止低級位鎖存部分和高級位計數部分的輸出之間的位不一致性。模數轉換方法的示例包括防止低級位鎖存部分和高級位計數部分的輸出之間的位不一致性。


圖I是圖示安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的配置示例的框圖。圖2是圖示圖I的時序圖的示圖。圖3是圖示根據本發明實施例的安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的配置示例的塊圖。
圖4是更詳細地圖示在圖3中示出的安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的ADC組的框圖。圖5圖示根據實施例由四個電晶體配置的CMOS圖像傳感器的像素的示例。圖6是根據實施例的A/D轉換器的基本配置示例的第一示圖。圖7是根據實施例的A/D轉換器的基本配置示例的第二示圖。圖8是圖示根據實施例的格雷碼計數器、低級位鎖存部分和高級位紋波計數器的輸出的基本布置關係的示圖。圖9是圖示根據實施例的、鎖存在低級位鎖存部分中的格雷碼和高級位紋波計數器的每個計數器輸出的示例的示圖。圖10是描述根據實施例的延遲VCO驅動的示圖，該延遲VCO驅動是用於低級位鎖 存部分中的鎖存處理的優選驅動方法。圖11是圖示根據實施例的高級側紋波計數器的具體配置示例的電路圖。圖12是用於描述在圖11的紋波計數器的P相位和D相位之間改變時的數據反轉功能的示圖。圖13是圖示為在級聯四個紋波計數器的情況下包括輸出數據的狀態轉變的時序圖的示例的示圖。圖14是示意性圖示根據實施例的後級信號處理電路的CDS計算處理的示圖。圖15圖示根據實施例的格雷碼和二進位碼的CDS計算處理的具體示例的示圖。圖16是圖示⑶S處理部分的配置示例的電路圖，該⑶S處理部分進行列中的低級位鎖存電路的鎖存數據的計算處理並進行CDS處理。圖17是圖示在未提供位不一致性防止電路的情況下的時序圖和配置的示圖。圖18是圖示在提供位不一致性防止電路的情況下的時序圖和配置的示圖。圖19是根據實施例描述進位掩蔽信號(carry mask signal)的波形圖。圖20是圖示列處理部分的配置示例的示圖，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路，該進位掩蔽信號生成電路使用第N-I位生成進位掩蔽信號。圖21是圖示列處理部分的配置示例的示圖，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路，該進位掩蔽信號生成電路使用第N-2位生成進位掩蔽信號。圖22是圖示列處理部分的配置示例的示圖，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路，該進位掩蔽信號生成電路使用第N-3位生成進位掩蔽信號圖23是圖示在第N-2位(GC[2])和第N_3位(GC[I])的反轉信號用作進位掩蔽信號CMASK的情況下的波形示例的示圖。圖24是圖示數據鎖存定時調整電路的配置示例的示圖。圖25是圖示圖24的電路的時序圖的示圖。圖26是圖示根據發明的實施例的應用固態成像元件的相機系統的配置的示例的示圖。
具體實施例方式以下，本發明的實施例將與附圖關聯並描述。I、固態成像元件的整體配置的示例圖3是圖示安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的配置示例的框圖。圖4是更詳細地圖示在圖3中示出的安裝有列並行ADC的固態成像元件(CMOS圖像傳感器)的主要部分的框圖。·如在圖3和圖4中所示，固態成像元件100具有像素部分110 (其是成像部分)、垂直掃描電路120、水平傳輸掃描電路130、定時控制電路140和作為像素信號讀出部分的列A/D轉換器(ADC) 150。另外，配置像素信號讀出部分包括垂直掃描電路120等。固態成像元件100具有包括D/A轉換器161的DAC和偏置電路160、放大器電路(S/A) 170和信號處理電路180。在這些構成元件之中，像素部分110、垂直掃描電路120、水平傳輸掃描電路130、列A/D轉換器150、DAC和偏置電路160以及放大器電路(S/A) 170由模擬電路配置。並且，定時控制電路140和信號處理電路180由數字電路配置。如稍後將描述的，因為在正常列ADC中的大多數能量消耗由在每個列中的紋波計數器的低級側位構成，所以實施例的列ADC 150以下列方式配置。列ADC 150採用對每個列鎖存N位格雷碼計數器的輸出碼的配置，N位格雷碼計數器之一布置在多個列中並且與標準時鐘PLLCK同步地進行計數，而不進行每個列的低級側位的計數操作。根據此，設定AD轉換值。在實施例的列ADC 150中，由定時控制電路140的PLL電路生成的標準時鐘PLLCK僅輸入到一些格雷碼計數器的單元。其結果是，可能減少線路上的負載並增加操作頻率。同樣，在該實施例的列ADC 150中，因為低級位的計數操作不對每個列進行，所以可以抑制能量消耗為很小。在列ADC 150中，關於計數器高級側位，可以使用計數器輸出第N位的代碼(時鐘)來進行紋波計數操作。根據此，可以以列進行數字⑶S (相關雙採樣)並且也可以抑制水平傳輸線的面積。同樣，列ADC 150可以採用如下配置通過在列中布置計算器等，甚至關於鎖存的低級位以列進行所謂的垂直(V)方向計算。實施例的列ADC 150可以與同步臨時解析度情況下的全位紋波計數器方法比較並抑制能量消耗到大約1/8。在像素部分110中，包括光電二極體(光電轉換元件)和像素內放大器的多個單元像素IlOA以二維m行和η列(矩陣形狀)布置。單元像素的配置示例圖5是圖示根據實施例由四個電晶體配置的CMOS圖像傳感器的像素的示例的示圖。單元像素IlOA具有光電二極體111，其是例如光電轉換元件。對於一個光電二極體111，單元像素IlOA具有四個電晶體、作為傳輸元件的傳輸電晶體112、作為復位元件的復位電晶體113、放大電晶體114和選擇電晶體115，它們是有源元件。光電二極體111光轉換入射光為對應於光量的電荷量(此處，電子)。傳輸電晶體112連接在光電二極體111和作為輸出節點的浮動擴散FD之間。傳輸電晶體112通過經由傳輸控制線LTx施加驅動信號TG到傳輸電晶體112的柵極(傳輸柵)來傳輸由光電二極體111光轉換的電子到浮動擴散FD，其中該光電二極體111是光電轉換元件。復位電晶體113連接在電壓源線LVDD和浮動擴散FD之間。復位電晶體113通過經由復位控制線LRST施加復位RST到復位電晶體113的柵極(傳輸柵)來復位浮動擴散FD的電勢到電壓源線LVDD的電勢。 浮動擴散FD連接到放大電晶體114的柵極。放大電晶體114經由選擇電晶體115連接到垂直信號線116並以像素部分外的恆流源配置源跟隨器。隨後，經由選擇控制線LSEL，施加控制信號(地址信號或選擇信號)到選擇電晶體115的柵極並且導通該選擇電晶體115。當導通選擇電晶體115時，放大電晶體114放大浮動擴散FD的電勢並輸出對應於該電勢的電壓到垂直信號線116。經由垂直信號線116,從每個像素輸出的電壓被輸出到列ADC 150，該列ADC 150是像素信號讀出部分。因為例如傳輸電晶體112、復位電晶體113和選擇電晶體115的每個柵極以行為單元連接，所以關於每個像素的一行並行地同時進行這些操作。對像素布置的每個行單元，連接像素部分110的復位控制線LRST、傳輸控制線LTx和選擇控制線LSEL被連接為一組。由作為像素驅動部分的垂直掃描電路120驅動復位控制線LRST、傳輸控制線LTx和選擇控制線LSEL。在固態成像元件100中，布置生成內部時鐘的作為用於順序讀出像素部分110的信號的控制電路的定時控制電路140、控制行地址和行掃描的垂直掃描電路120和控制列地址和列掃描的水平傳輸掃描電路130。定時控制電路140生成像素部分110、垂直掃描電路120、水平傳輸掃描電路130、列ADC 150、DAC和偏置電路160以及信號處理電路180的信號處理需要的定時信號。同樣，定時控制電路140包括PLL電路141。PLL電路141用在列ADC150的計數操作中，例如，生成具有900MHz頻率的標準時鐘PLLCK並經由時鐘供應線LCK供應給格雷碼計數器，對於列ADC 150的多個列布置格雷碼計數器之一。在像素部分110中，由於使用線快門的光子累積和釋放，對每個像素行光轉換圖像或屏幕圖像，並且輸出模擬信號VSL到列ADC 150，其是列處理電路組。在列ADC 150中，在每個列部分中，進行來自像素部分110的模擬信號的AD轉換(其使用來自DAC 161的基準信號(斜坡信號)RAMP)和數字CDS，並且輸出若干位的數位訊號。在水平傳輸掃描電路130中，進行若干通道的同步並行傳輸以確保傳輸速度。在後級信號處理電路180中，進行垂直線缺陷和點缺陷的校正以及信號鉗位處理，或者諸如並-串轉換、壓縮、編碼、計算、平均和間歇操作之類的數位訊號處理。在實施例的固態成像元件100中，信號處理電路180的數字輸出作為對於基帶LSI或ISP的輸入發送。以下，具有根據實施例的特性配置的列ADC 150的功能和配置將詳細描述。2、列ADC的基本配置示例圖6和圖7是圖示根據實施例的列A/D轉換器(列ADC) 150的基本配置示例的示
圖。 根據實施例的列ADC 150被配置為低級N位和高級M位ADC。根據實施例的列ADC 150被配置為例如低級5位和高級10位ADC。列ADC 150具有包括多個列的多個ADC塊151-0到151-P。換而言之，列ADC150被分為多個ADC塊，其具有作為一個ADC塊的多個列。在列ADC 150中，一個格雷碼計數器200-1到200-P布置在每個ADC塊150-1到150-P中。該格雷碼計數器200-1到200-P用作碼轉換計數器。在每個列中，布置列處理部分300，其對於每列進行比較處理、低級位鎖存和高級位技術操作。列處理部分300具有比較基準信號RAMP (Vslop)和模擬信號VSL的比較器310，該基準信號是斜坡波形(RAMP)，其改變DAC 161生成的傾度，且經由垂直信號線116從每個行線的像素獲得該模擬信號VSL。列處理部分300具有有低級N位的低級位鎖存部分320，其結束來自比較器310的輸出和來自格雷碼計數器200-1到200-P的計數結果並鎖存計數值。列處理部分300具有有高級M位的高級位計數部分330，其接收距低級位鎖存部分320的高級側最遠的低級位鎖存電路的鎖存輸出並進行計數操作。同樣，列處理部分300具有位不一致性防止電路340，其防止距高級側最遠的低級位鎖存電路和距高級位紋波計數器部分330的低級側最遠的高級位紋波計數器電路的輸出之間的位不一致性。另外，由低級位鎖存部分320和高級位計數器部分330形成鎖存計數部分。同樣，由格雷碼計數器200和低級位鎖存部分320形成第一計數器，並且由高級位計數器部分330形成第二計數器。在實施例中，基準信號RAMP生成為斜坡波形，其中，例如電壓值隨時間線性地改變。每個列處理部分300的比較器310比較基準信號RAMP和模擬信號VSL，該模擬信號VSL從指定其地址的像素部分110的像素讀出到垂直信號線116。此處，比較器310輸出高電平的輸出信號VC0，直到基準信號RAMP和模擬信號VSL匹配為止，並且當匹配時，輸出信號VCO的電平從高電平反轉為低電平。在實施例中，藉助於作為觸發器的比較器310的輸出信號VCO的輸出電平的反轉進行低級位鎖存部分320的格雷碼GC [O]到GC [4]的鎖存操作。3、格雷碼計數器的配置示例每個格雷碼計數器200生成是作為數字碼的N位格雷碼GC，並且該格雷碼計數器200接收具有示例頻率fn (MHz)的標準時鐘PLLCK，其通過定時控制電路140的PLL電路141生成並通過時鐘供應線LPLLCK傳播。形成多個N位格雷碼GC作為僅在邏輯「I」和邏輯「O」之間發生I位電平轉變的代碼。實施例的格雷碼計數器200接收具有頻率fn的標準時鐘PLLCK，進行計數操作，並生成具有劃分的頻率的5 (=N)位格雷碼GC
到GC[4]。格雷碼計數器200生成具有最低級頻率(1/2) fn的格雷碼GC [O]、生成具有頻率(l/4)fn的格雷碼GC[1]並生成具有頻率(1/8) fn MHz的格雷碼GC[4]。格雷碼計數器200生成具有頻率(1/16) fn的格雷碼GC[3]並生成具有最高級的格雷碼GC [4]。
每個格雷碼計數器200對於包括在相同ADC塊150_1到150-P中的多個列，供應所生成的格雷碼到低級位鎖存部分320。格雷碼計數器200使用輸入標準時鐘PLLCK的下降沿生成二進位碼PG
到PG [4]，並且生成輸入時鐘和二進位碼PG [O]到PG [4]。然後，使用和標準時鐘PLLCK以及反轉信號XCK頻率相同的時鐘CK重新獲得每個位的同步，並且輸出格雷碼GC
到GC[4]。另外，格雷碼計數器200具有生成由位不一致性防止電路34使用的進位掩蔽信號CMASK的功能。但是，關於此功能，將隨著稍後描述的位不一致性防止電路34進行描述。每個格雷碼計數器200對於包括在相同的ADC塊150_1到150-P中的多個列，供應所生成的格雷碼到低級位鎖存部分320。 標準時鐘PLLCK的傳送在實施例中，採用圖7中示出的配置以防止由時鐘供應線LCK傳送的標準時鐘PLLCK 的佔空比損壞(duty breakage)。S卩，在來自PLL電路141的輸出部分的對於全部列連接的主時鐘供應線MLCK中，每一個主反轉器MIV和單個CMOS緩衝用作中繼器(repeater)。然後，在分叉(branch off)到每個ADC塊150_1到150-P的格雷碼計數器200的子時鐘供應線SLCK中，子反轉器SIV選擇性地布置為反轉電路，從而標準時鐘PLLCK由正
邏輯供應。在圖7的示例中，因為ADC塊150-1的格雷碼計數器200_1不經過作為中繼器的主反轉器MIV，所以子反轉器SIV不布置在子時鐘供應線SLCK中。因為ADC塊150-2的格雷碼計數器200-2經過作為中繼器的主反轉器MIV，所以子反轉器SIV布置在子時鐘供應線SLCK中。以相同方式配置以下。通過採用這樣的配置，在防止具有大概頻率fn (MHz)的高速度的標準時鐘PLLCK的佔空比損壞的同時，可以維持佔空比損壞在大概50%並且傳輸到作為供應目的地的格雷碼計數器200。4、低級位鎖存部分320和高級位紋波計數器部分330的配置示例。低級位鎖存部分320具有以相同列的比較器310的輸出到低電平的反轉用作觸發，而鎖存由相同ADC塊150-1到150-P的格雷碼計數器200生成的格雷碼GC[O]到GC[4]的功能。
圖8是圖示根據實施例的格雷碼計數器、低級位鎖存部分和高級位紋波計數器的輸出的基本布置關係的示圖。圖9是圖示根據實施例的鎖存在低級位鎖存部分中的格雷碼和高級位紋波計數器的每個計數器輸出的示例的示圖。4. I低級位鎖存部分的配置示例布置在每個列中的低級位鎖存部分320具有鎖存格雷碼GC [O]到GC [4]中的每個的低級位鎖存電路(LTC) 321-325 (32N)和輸入比較器310的輸出的比較器輸出輸入部分(VC0輸入部分)326。低級位鎖存電路321取出並鎖存格雷碼計數器200的格雷碼GC
。低級位鎖存電路322取出並鎖存格雷碼計數器200的格雷碼GC[1]。 低級位鎖存電路323取出並鎖存格雷碼計數器200的格雷碼GC [2]。低級位鎖存電路324取出並鎖存格雷碼計數器200的格雷碼GC[3]。低級位鎖存電路325取出並鎖存格雷碼計數器200的格雷碼GC[4]。然後，通過位不一致性防止電路340，對於高級M位將距高級側最遠的低級位鎖存電路325的輸出供應給高級位計數器部分330的距低級側最遠的位紋波計數器CT331。同樣，低級位鎖存電路321到325具有傳輸和輸出在CDS的P相位時的鎖存數據到數據傳輸線LTRF的功能。在此情況下，在後級信號處理電路180中進行P相位數據處理。延遲VCO的驅動圖IOA到圖IOC是描述根據實施例的延遲VCO驅動的示圖，該延遲VCO驅動是用於低級位鎖存部分中的鎖存處理的優選驅動方法。圖IOA示意性地示出一個ADC塊的低級位鎖存部分。圖IOB示出其中未延遲比較器310的輸出信號VCO的正常VCO驅動的定時。圖IOC示出其中延遲比較器310的輸出信號VCO的延遲VCO驅動的定時。如在圖IOB中所示，在其中未延遲比較器310的輸出信號VCO的正常VCO驅動的情況下，因為鎖存是在信號VCO的下降沿的定時，所以直到設定數據為止，在鎖存節點ND322切換(toggle)時功率消耗很高。如在圖IOC中所示，在其中延遲比較器310的輸出信號VCO的延遲VCO驅動的情況下，鎖存是在信號VCO的下降沿的定時之後η秒。其結果是，在信號VCO的邊沿定時之前可以抑制能量消耗，因為不存在鎖存節點ND322的切換。在延遲VCO驅動的情況下，例如，在VCO輸入部分326中，可以布置延遲元件和配
置為手動調整。4. 2高級位計數器部分的配置示例高級位計數器部分330經由防止位不一致性的位不一致性防止電路340布置在具有這樣的配置的低級位鎖存部分320的輸出側上。配置高級位計數器部分330，以使得具有M位(在此示例中M=IO)的紋波計數器(二進位計數器)CT331到CT340連接。紋波計數器CT331到CT340形成為遞增/遞減(U/D)計數器。如圖9中所示，使用距低級側最遠的紋波計數器CT331在格雷碼GC[N(=4)]的下降沿的定時計數高級位計數器部分330，該下降沿的定時在距低級位鎖存部分320的高級側最遠的低級位鎖存電路325中鎖存。接著，後級紋波計數器CT332在前級紋波計數器CT331的下降沿的定時計數。以下，以相同的方式，在前級紋波計數器的輸出信號的下降沿的定時進行計數操作。紋波計數器的具體配置示例圖11是圖示根據實施例的高級側紋波計數器的具體配置示例的電路圖。圖11的高級側紋波計數器示出紋波計數器CT331到CT340的普通電路配置。
此處，將紋波計數器CT331作為示例描述。由觸發器FF331和在該觸發器FF331的時鐘輸入級中布置的ORNAND門0RNA331來配置紋波計數器CT331。將前級進位輸出COUT作為進位輸入CIN (時鐘輸入)在ORNAND門0RNA331的OR門0R331的第一輸入端中輸入，並且第一外部控制信號HLDCK供應到第二輸入端。OR門0R331的輸出供應給NAND門NA331的第一輸入端，並且第二外部控制信號xRVDCK供應給第二輸入端。NAND門NA331的輸出連接到觸發器FF331的時鐘節點ND331。在ORNAND門0RNA331的輸出節點ND331是低電平的情況下，在觸發器FF331中，輸出節點ND332的鎖存數據供應到Q輸入側。在該節點ND331是高電平的情況下，在觸發器FF331中，輸出節點ND332的鎖存數據變成Q輸入側電平的反轉電平。當在P相位和D相位之間改變時，具有這樣配置的紋波計數器CT331具有數據反轉功能。圖12是描述當在圖11的紋波計數器CT331的P相位和D相位之間改變時的數據反轉功能的示圖。P相位的數據對應於第一數據並且D相位的數據對應於第二數據。圖11的紋波計數器CT331從外部直接地控制每個位的時鐘線，並且能夠通過計數操作(數據反轉)所需的上升(Rise)/下降(Fall)沿的唯一的一次增強相加來實現全部位的數據反轉。在此示例的情況下，在第一外部控制信號HLDCK保持在高電平的狀態下，可以通過將第二外部控制信號xRVDCK從高電平改為低電平來將節點ND331的電平從低電平改為高電平。根據這個，可以反轉數據。圖13是圖示在級聯四個紋波計數器的情況下包括輸出數據的狀態轉變的示例時序圖的不圖。在此示例中，進行遞增計數操作，並且在計數值變為「6」之後，在第一外部控制信號HLDCK保持在高電平的狀態下，通過將第二外部控制信號xRVDCK從高電平改為低電平來進行數據反轉。根據這個，從「_7」起改為遞減計數器。以此方式，高級位計數器部分330具有在每列中進行上述位的⑶S處理的功能。
因此，在每個列處理部分300中，低級5 (N)位格雷碼GC
到GC[4]中的鎖存數據和在高級10 (M)位中對每列由紋波計數器進行的CDS的數據被輸出到數據傳輸線LTRF。經由數據傳輸線LTRF將數據供應到信號處理電路180並且進行整體⑶S。圖14是示意性圖示根據實施例的後級信號處理電路的CDS計算處理的示圖。圖15圖示根據實施例的格雷碼和二進位碼的CDS計算處理的具體示例的示圖。如在圖14中基本示出的，信號處理電路180輸入有作為其中預先進行⑶S的二進位數據的P相位格雷碼GC_P[4:0]、D相位格雷碼GC_D[4:0]和高級位BIN[14:5]。 信號處理電路180具有轉換電路181，其從格雷碼轉換為二進位碼。轉換電路181轉換P相位格雷碼GC_P[4:0]為二進位BC_P[4:0]。轉換電路181轉換D相位格雷碼GC_D[4:0]為二進位BC_D[4:0]。信號處理電路180在相加部分182將高級位BIN[14:5]和D相位二進位BC_D [4:0]相加。然後，信號處理電路180在相減部分183從相加部分182的相加結果S182減去P相位二進位碼BC_P[4:0]。接著，通過信號處理電路180在相加部分184將初始值FV (實施例中為32)加到相減部分的相減結果，獲得已經進行整體⑶S計算的數據raS_DATA[14:0]。在圖15的示例中，從初始復位值-32進行P相位和D相位計數，並且最終，在信號處理電路(Dro) 180中進行低級格雷碼的上述⑶S計算。可以如下表達計算公式。 ⑶S數據=二進位數據+D相位格雷碼-P相位格雷碼+32位即，CDS_DATA[14:0] =BIN[14:5] +BC_D [4:0] -BC_P [4:0] +32另外，可以配置從而低級位鎖存電路321-325的鎖存數據以列進行計算處理並且進行⑶S處理。圖16是圖示⑶S處理部分的配置示例的電路圖，該⑶S處理部分以列進行低級位鎖存電路的鎖存數據的計算處理並進行CDS處理。在碼鎖存部分CLT321到CLT32N (此處，示出直到CLT323)之外，⑶S處理部分327還具有作為遞增-遞減計數器的觸發器FF321、FF322、FF323 (FF324、FF325)。CDS 處理部分 327 具有 2 個輸入，NAND 門 NA321、NA322、NA323 (NA324、NA325)和EXOR 門 EX321、EX322 (EX323、EX324)，它們是碼轉換電路。在處理部分中，鎖存在最低級的低級位鎖存電路321中的碼鎖存部分CLT321中的格雷碼GC[O]被按照原樣地處理為二進位碼BD [O]。最低級二進位碼BD [O]供應給NAND門NA321的第一輸入端。脈衝信號CNTPLS [O]供應給NAND門NA321的第二輸入端。NAND門NA321的輸出端連接到觸發器FF321的端子RCK。另外，觸發器FF321的反轉輸出端XQ連接到其自身的數據輸入端D和後級觸發器FF322的時鐘端。 當鎖存數據從「O」變為「 I」時，觸發器FF321輸出進位。除了最低級位，通過採用在相同級鎖存的格雷碼GC和前級二進位碼BD的異或(EX0R)，將低級位轉換為二進位碼BD [I]到BD [5]。
S卩，對於在低級位鎖存電路322的碼鎖存部分CLT322中鎖存的格雷碼GC[I]，使用EXOR門EX321與前級二進位碼BD [O]進行EXOR並且轉換為二進位碼BD [I]。最低級二進位碼BD [I]供應給NAND門NA322的第一輸入端。脈衝信號CNTPLS [I]供應給NAND門NA322的第二輸入端。NAND門NA322的輸出端連接到觸發器FF322的端子RCK。另外，觸發器FF322的反轉輸出端XQ連接到其自身的數據輸入端D和後級觸發器FF323的時鐘端。當鎖存數據從「O」變為「I」時，觸發器FF322輸出進位。對於在低級位鎖存電路323的碼鎖存部分CLT323中鎖存的格雷碼GC[2]，使用EXOR門EX322與前級二進位碼BD [I]進行EXOR並且轉換為二進位碼BD [2]。
最低級二進位碼BD [2]供應給NAND門NA323的第一輸入端。脈衝信號CNTPLS [2]供應給NAND門NA323的第二輸入端。NAND門NA323的輸出端連接到觸發器FF323的端子RCK。 另外，觸發器FF323的反轉輸出端XQ連接到其自身的數據輸入端D和後級觸發器FF324的時鐘端。當鎖存數據從「O」變為「I」時，觸發器FF323輸出進位。以下，也在低級位鎖存電路324和325的階段中，進行類似處理。另外，每次一個脈衝地順序輸入脈衝信號CNTPLS [O]、[I]、[2]、[3]和[4]。5、位不一致性防止電路340的配置示例如之前所述，在列處理部分300中布置位不一致性防止電路340，其防止在距高級側最遠的低級位鎖存電路和距高級位計數器部分330的低級側最遠的高級位紋波計數器電路的輸出之間的位不一致性。由於下列原因而布置位不一致性防止電路340。在用如實施例中的格雷碼和二進位碼的複合計數器方法中，存在以下擔心，當在格雷碼最高級位GC[4]的改變點定時處鎖存數據時，生成所謂的亞穩性。當生成亞穩性時，在格雷碼最高級位數據(GD)和二進位碼最低級位數據BD [5]之間生成數據不一致性。其結果是，存在發生錯誤計數的可能性。關於這點，將關聯圖17A和圖17B做出描述。圖17A和17B是圖示在未提供位不一致性防止電路的情況下的時序圖和配置的示圖。如圖17A中所示，在未提供位不一致性防止電路的情況下，當數據在格雷碼GC[4]的下降沿改變點鎖存時，取決於定時而生成亞穩性。根據這個，在格雷碼數據⑶[4]和二進位碼數據BD [5]之間不可能獲得一致性，並且存在發生32位的數據飛移(data flight)的可能性。S卩，如圖17B所示，儘管不存在格雷碼數據⑶[4]的下降沿，仍然生成進位(C0UT)，反轉高級二進位位BD [5]，並且其結果是，發生數據飛移。圖18A和圖18B是圖示在布置位不一致性防止電路的情況下的時序圖和配置的示圖。在實施例中，如圖18B所示，在位不一致性防止電路340中，使用進位掩蔽信號CMASK臨時掩蔽由格雷碼數據GD[4]的下降沿生成的進位(COUT)。然後，在掩蔽的解除之後，該進位(COUT)由格雷碼數據⑶[4]的值輸出。以此方式，在實施例中，通過引入位不一致性防止電路340和進位掩蔽信號CMASK,防止碼鎖存錯誤。位不一致性防止電路340具有位不一致性防止鎖存電路341。在鎖存電路341中，供應進位掩蔽信號CMASK。當進位掩蔽信號CMASK保持在高電平時，鎖存電路341掩蔽(停止預定時間段)相應格雷碼數據GD [4]的進位COUT的輸出。然後，經過了預定時間段並且當進位掩蔽信號CMASK變為低電平時輸出進位COUT。 以此方式，在距高級側最遠的低級位鎖存電路325的輸出通過位不一致性防止電路340停止輸出預定時間段之後，對於高級M位將其供應給高級位計數器部分330的紋波計數器CT331 (其距低級側最遠)。圖19是描述根據實施例的進位掩蔽信號的波形圖。必要的是，進位掩蔽信號CMASK是在格雷碼(GC)最高級位的下降沿的定時處於高電平的信號。在格雷碼N位的情況下，可以使用最高級位(第N位)下面一個的位(即，第N-I位)的反轉信號作為進位掩蔽信號CMASK。對N的全部值都是如此。在此實施例中，等效于格雷碼GC[3]的反轉信號的信號採用為進位掩蔽信號CMASK0圖20是圖示列處理部分的配置示例的圖示，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路340，該進位掩蔽信號生成電路使用第N-I位生成進位掩蔽信號。進位掩蔽信號生成電路350具有NOR門351和緩衝352。在NOR門351中，最高級位(第N位)下面一個的位的格雷碼GC[3]供應給第一輸入端並且復位信號供應給第二輸入端。以此方式，生成進位掩蔽信號CMASK作為等效于格雷碼GC[3]的反轉信號的信號。在未示出的圖20的配置中，位不一致性防止電路340具有串聯連接到進位掩蔽信號CMASK的供應線的反轉器。由於前級反轉器的輸出，獲得進位掩蔽信號CMASK的反轉信號XCMASK，並且由於後級反轉器的輸出，獲得具有與格雷碼GC[3]相同相位的進位掩蔽信號CMASK。以此方式，在存在生成亞穩性的可能性的格雷碼GC[4]的邊沿的附近，由進位掩蔽信號CMASK掩蔽後級進位並且在解除掩蔽時通過GD [4]的值生成進位。配置上述位不一致性防止電路340以僅掩蔽格雷碼最高級位GC[4]的上升沿和下降沿當中的下降沿，但是也可以掩蔽兩個沿。通過掩蔽兩個沿，可以不僅防止在下降改變點期間生成的亞穩性也防止在上升改變點期間生成的亞穩性。在掩蔽一個沿的上述配置中，在格雷碼N位的情況下，描述可以使用最高級位(第N位)下面一個的位(即，第N-I位(G[3]))的反轉信號作為進位掩蔽信號CMASK的示例。在實施例中，可以使用比第N-I位(G[3])更低級的第N-2位(GC[2]或第N_3位(GC[1]))的反轉信號作為進位掩蔽信號CMASK。然後，使用該第N-2位(GC[2]或第N-3位(GC[1]>)的反轉信號，可以掩蔽格雷碼最高級位GC[4]的上升沿和下降沿兩者。以下，描述第N-2位(GC[2]或第N_3位(GC[1])的反轉信號用作進位掩蔽信號CMASK的示例。圖21是圖示列處理部分的配置示例的圖示，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路，該進位掩蔽信號生成電路使用第N-2位生成進位掩蔽信號。圖22是圖示列處理部分的配置示例的圖示，該列處理部分包括根據實施例的進位掩蔽信號生成電路和位不一致性防止電路，該進位掩蔽信號生成電路使用第N-3位生成進位掩蔽信號·圖23是圖示在第N-2位(GC[2])和第N_3位(GC[I])的反轉信號用作進位掩蔽信號CMASK的情況下的波形示例的示圖。此處，作為電路操作的假設，下一級二進位計數器在下降沿操作，並且掩蔽信號在高電平進行掩蔽操作且通過在低電平的操作進行鎖存。圖21的進位掩蔽信號生成電路350A具有NOR門351和緩衝352。在N0R351中，最高級位(第N位)下面兩位的位(N_2)的格雷碼GC [2]供應給第一輸入端並且復位信號供應給第二輸入端。生成在此情況下的進位掩蔽信號CMASK (2)作為等效於如圖23中所示的格雷碼GC[2]的反轉信號的信號。圖22的進位掩蔽信號生成電路350B具有NOR門351和緩衝352。在NOR 351中，最高級位(第N位)下面三位的位(N_3)的格雷碼GC[1]供應給第一輸入端並且復位信號供應給第二輸入端。生成在此情況下的進位掩蔽信號CMASK (I)作為等效於如圖23中所示的格雷碼GC[1]的反轉信號的信號。以此方式，也可以使用作為比第N-I位(GC[3])低的級的第N_2位(GC [2])和第N-3位(GC[1])的反轉信號作為進位掩蔽信號CMASK⑵和CMASK(3)的邊沿。此處，存在進位掩蔽信號CMASK(2)和CMASK(I)對越低級位有越短掩蔽時段的趨勢。因為當掩蔽時段較短時產生掩蔽處理的亞穩性防止的性能下降的負面效果，所以期待形成延伸如圖23中的附圖標記MSMASK所示的掩蔽時段的掩蔽信號。圖23中的掩蔽信號MSMASK將由第N-2位(GC[2])的反轉信號形成的掩蔽信號CMASK(2)的下降沿延伸到第N-I位(G[3])的下降沿。根據邏輯公式(祖祖51(=/6([2]&(6([3]1(^ GC[4]))形成此情況下的掩蔽信號MSMASK。此處，「/」表示反轉。同樣，也可以通過數據鎖存定時調整來防止亞穩性的生成，而不提供位不一致性防止電路340。圖24是圖示數據鎖存定時調整電路的配置示例的示圖。
圖25是圖示圖24的電路的時序圖的示圖。數據鎖存定時調整電路360布置在例如VCO輸入部分326中。數據鎖存定時調整電路360將比較器310的輸出信號VCO (其用在距高級側最遠的低級位鎖存電路325的鎖存操作中)與格雷碼數據GD的電平(即，低級位鎖存電路325的鎖存節點ND332的信號)同步。同樣，具有延遲與格雷碼數據GD同步的信號VCO的功能，從而在格雷碼GC的改變的定時不進行鎖存並供應其到低級位鎖存電路325。數據鎖存定時調整電路360具有同步鎖存電路361和362以及延遲部分363。 同步鎖存電路361具有與格雷碼數據信號GD同步地鎖存並輸出信號VCO的功能。同步鎖存電路362具有與格雷碼數據信號GD的反轉信號同步地鎖存並輸出信號VCO的功能。當同步鎖存電路361進行信號VCO的輸出時，同步鎖存電路362的輸出保持在高阻抗(Hi-Z)。以同樣的方式，當同步鎖存電路362進行信號VCO的輸出時，同步鎖存電路361的輸出保持在高阻抗(Hi-Z)。延遲部分363延遲信號VC0，其通過同步鎖存電路361和362與格雷碼數據信號同步並且延遲，從而在格雷碼GC的改變的定時不進行鎖存並供應其到低級位鎖存電路325。由一個或多個延遲元件DLY形成延遲部分363並且其通過元件的數量或延遲元件的延遲值來調整信號VCO的延遲量。以此方式，與格雷碼同步並由數據鎖存定時調整電路360給出延遲的同步和延遲鎖存信號(VC0_delay)用作鎖存信號，並設定為使得在位改變點定時不進行鎖存。根據這個，可以防止在圖25中示出的亞穩性的生成。另外，在數據鎖存定時調整電路360中，同步鎖存電路361和362並行地提供的原因是使得列ADC 150在時鐘半周期解析度操作。S卩，為了維持解析度，並行地提供同步鎖存電路361和362以便同步鎖存，從而格雷碼數據的上升沿和下降沿的定時並行地進行。因為正常列ADC中的大多數能量消耗由每個列中的紋波計數器的低級側位構成，所以根據實施例的列ADC 150以下列方式配置。列ADC 150採用對每個列鎖存N位格雷碼計數器200的輸出碼的配置，N位格雷碼計數器200之一布置在多個列中並且與標準時鐘PLLCK同步地進行計數，而不進行每列的低級側位的計數操作。根據這個，設定AD轉換值。在實施例的列ADC 150中，由定時控制電路140的PLL電路生成的標準時鐘PLLCK僅輸入到格雷碼計數器的一些單元。其結果是，可以減少接線上的負載並增加操作頻率。同樣，在實施例的列ADC 150中，因為未對於每個列進行低級位的計數操作，所以，可以抑制能量消耗為很小。在列ADC 150中，對於計數器高級側位，可以使用計數器輸出第N位的碼(時鐘)進行紋波計數操作。根據這個，可以以列進行數字⑶S並且也可以抑制水平傳輸接線的面積。
同樣，列ADC 150可以採用如下配置，通過以列布置計算器等，即使關於鎖存的低級位，也以列進行所謂的垂直(V )方向計算。實施例的列ADC 150可以在以同布時間解析度的情況下與全位紋波計數器方法比較並且抑制能量消耗多達大概1/8。
同樣，根據實施例，可以防止計數器的錯誤計數，特別是對於由于格雷碼和二進位碼的不一致性的格雷碼和二進位碼的複合計數器方法的錯誤計數。可以應用具有這樣效果的固態成像元件作為數位相機或視頻相機的成像器件。6、相機系統的配置圖26是圖示根據發明的實施例的應用固態成像元件的相機系統的配置的示例的示圖。如圖26所示，相機系統400具有成像器件410，其能夠應用根據實施例的固態成像元件100。相機系統400具有鏡頭420，其例如在作為引導入射光(成像被攝體圖像)到成像器件410的像素區域的光學系統時的成像表面上成像入射光線(圖像光線)。同樣，相機系統400具有驅動電路(DRV)430 (其驅動成像器件410)和處理成像器件410的輸出信號的信號處理電路(PRC) 440。驅動電路430具有定時生成器(未示出)，其生成包括時鐘脈衝和脈衝驅動成像器件410中的電路的開始脈衝的各種定時信號，並以預定定時信號驅動成像器件410。同樣，信號處理電路440關於成像器件410的輸出信號進行特定信號處理。在例如諸如存儲器的記錄介質中記錄由信號處理電路440處理的圖像信號。在記錄介質中記錄的圖像信息由印表機等製成紙質複印件。同樣，在由液晶顯示器等形成的監視器上將信號處理電路440處理的圖像信號顯示為運動圖像。如上所述，在諸如數字靜態相機的成像設備中，可以通過安裝如之前描述固態成像元件100作為成像器件410來實現高精度相機。
權利要求
1.一種固態成像器件，包括 位不一致性防止部分，配置為防止低級位鎖存部分和高級位計數部分的輸出之間的位不一致性。
2.根據權利要求I所述的固態成像器件，其中，所述低級位鎖存部分包括多個低級位鎖存電路。
3.根據權利要求2所述的固態成像器件，其中，所述高級位計數部分包括多個高級位計數器電路。
4.根據權利要求3所述的固態成像器件，其中，所述高級位計數器電路是紋波計數器電路。
5.根據權利要求3所述的固態成像器件，其中，所述位不一致性防止部分防止距所述低級位鎖存部分的高級側最遠的低級位鎖存電路之一與所述高級位計數部分的輸出之間的位不一致性。
6.根據權利要求5所述的固態成像器件，其中，所述位不一致性防止部分防止距所述低級位鎖存部分的高級側最遠的低級位鎖存電路之一與距所述高級位計數器部分的低級側最遠的高級位計數器電路之一的輸出之間的位不一致性。
7.根據權利要求I所述的固態成像器件，其中，所述位不一致性由在計數輸出的轉變時鎖存的所述低級位鎖存部分生成的亞穩性引起，所述計數輸出由計數器輸出。
8.根據權利要求7所述的固態成像器件，其中，所述計數器配置為輸出所述計數輸出，以使得所述計數輸出僅以一位轉變。
9.根據權利要求8所述的固態成像器件，其中，在所述位不一致性防止部分中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變。
10.根據權利要求8所述的固態成像器件，其中，所述計數器是格雷碼計數器。
11.根據權利要求9所述的固態成像器件，其中，所述計數器輸出的轉變是從高電平到低電平的轉變。
12.根據權利要求9所述的固態成像器件，其中，所述計數器輸出的轉變是從低電平到高電平的轉變。
13.根據權利要求9所述的固態成像器件，其中，所述掩蔽信號由所述計數器生成。
14.根據權利要求9所述的固態成像器件，其中，所述掩蔽信號將到所述高級位計數器部分的輸入掩蔽預定時間段。
15.根據權利要求11所述的固態成像器件，其中，所述掩蔽信號在所述計數輸出的下降沿時維持在高電平。
16.根據權利要求15所述的固態成像器件，其中，將與比距所述低級位鎖存部分的高級側最遠的所述低級位鎖存電路之一距所述低級位鎖存部分的高級側更遠的所述低級位鎖存電路之一的轉變輸出相反的信號用作所述掩蔽信號的轉變信號。
17.根據權利要求12所述的固態成像器件，其中，所述掩蔽信號在所述計數輸出的上升沿時維持在低電平。
18.根據權利要求17所述的固態成像器件，其中，將與比距所述低級位鎖存部分的高級側最遠的所述低級位鎖存電路之一距所述低級位鎖存部分的高級側更遠的所述低級位鎖存電路之一的轉變輸出相反的信號用作所述掩蔽信號的轉變信號。
19.一種模數轉換方法，包括 防止在低級位鎖存部分和高級位計數部分的輸出之間的位不一致性。
20.根據權利要求19所述的模數轉換方法，其中，所述低級位鎖存部分包括多個低級位鎖存電路。
21.根據權利要求20所述的模數轉換方法，其中，所述高級位計數部分包括多個高級位計數器電路。
22.根據權利要求21所述的模數轉換方法，其中，所述高級位計數器電路是紋波計數器電路。
23.根據權利要求21所述的模數轉換方法，其中，防止所述低級位鎖存部分和所述高級位計數部分的輸出之間的位不一致性包括防止距所述低級位鎖存部分的高級側最遠的低級位鎖存電路之一與所述高級位計數部分的輸出之間的位不一致性。
24.根據權利要求23所述的模數轉換方法，其中，防止所述低級位鎖存部分和所述高級位計數部分的輸出之間的位不一致性包括防止距所述低級位鎖存部分的高級側最遠的低級位鎖存電路之一與距所述高級位計數器部分的低級側最遠的高級位計數器電路之一的輸出之間的位不一致性。
25.根據權利要求19所述的模數轉換方法，其中，所述位不一致性由在計數輸出的轉變時鎖存的所述低級位鎖存部分生成的亞穩性引起，所述計數輸出由計數器輸出。
26.根據權利要求25所述的模數轉換方法，其中，所述計數器輸出所述計數輸出，以使得所述計數輸出僅以一位轉變。
27.根據權利要求26所述的模數轉換方法，其中，防止所述低級位鎖存部分和所述高級位計數部分的輸出之間的位不一致性包括，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變。
28.根據權利要求26所述的模數轉換方法，其中，所述計數器是格雷碼計數器。
29.根據權利要求27所述的模數轉換方法，其中，所述計數器輸出的轉變是從高電平到低電平的轉變。
30.根據權利要求27所述的模數轉換方法，其中，所述計數器輸出的轉變是從低電平到高電平的轉變。
31.根據權利要求27所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括以所述計數器生成所述掩蔽信號。
32.根據權利要求27所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括將到所述高級位計數器部分的輸入掩模預定時間段。
33.根據權利要求29所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括在所述計數輸出的下降沿時維持所述掩蔽信號在高電平。
34.根據權利要求33所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括將與比距所述低級位鎖存部分的高級側最遠的所述低級位鎖存電路之一距離所述低級位鎖存部分的高級側更遠的所述低級位鎖存電路之一的轉變輸出相反的信號用作所述掩蔽信號的轉變信號。
35.根據權利要求30所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括在所述計數輸出的上升沿時維持所述掩蔽信號在低電平。
36.根據權利要求35所述的模數轉換方法，其中，以掩蔽信號掩蔽到所述高級位計數器部分的輸入的轉變包括將與比距所述低級位鎖存部分的高級側最遠的所述低級位鎖存電路之一距所述低級位鎖存部分的高級側更遠的所述低級位鎖存電路之一的轉變輸出相反的信號用作所述掩蔽信號的轉變信號。
全文摘要
在這裡描述了具有模數轉換器的固態成像器件和模數轉換方法。固態成像器件的示例包括位不一致性防止部分，其配置為防止低級位鎖存部分和高級位計數部分的輸出之間的位不一致性。
文檔編號H01L27/146GK102934364SQ201180028180
公開日2013年2月13日 申請日期2011年4月22日 優先權日2010年4月30日
發明者巖城宏行, 村上裕隆, 稻田喜昭, 久松康秋 申請人:索尼公司