快閃記憶體的操作方法
2023-04-23 11:27:51
專利名稱：快閃記憶體的操作方法
技術領域：
本發明涉及一種記憶體的操作方法，特別是涉及一種快閃記憶體(FLASH memory) 的操作方法。
背景技術：
非揮發性記憶體技術是目前最受重視的記憶體技術，其中有一種以氧化物-氮化物-氧化物(Oxide-Nitride-Oxide ；ΟΝΟ)等具有電荷捕捉效果的結構來取代傳統記憶胞的堆疊式記憶胞，因具有製作容易及高密度化的優點，所以已經受到各界的高度重視與研究，也可稱為電荷捕捉型快閃記憶體。在電荷捕捉型快閃記憶體中，每一個記憶胞(memory cell)的ONO內可儲存電荷，且儲存的電荷會影響其臨界電壓Vth，且可感測此臨界電壓以表示資料。目前發展出可儲存兩個狀態以上的多位階單元(Multi-levelCell，MLC)記憶胞， 以增加儲存密度，其「多階」指的是電荷充電有多個能階(即多個電壓值)，如此便能儲存多個位元的值於每個記憶胞中，如圖1所示，圖1是現有習知的一種電荷捕捉型快閃記憶體的俯視圖。在圖1中，顯示了字元線mi) 虯2、位元線BLl BL2以及多個記憶胞10，且每一記憶胞10對應於一個字元線與兩個位元線。不過，在記憶體尺寸愈來愈小的發展下，在單一記憶胞10中的兩個儲存位元100a與100b如存在4個的程序位準，則可能彼此發生交互作用，例如一個儲存位元100a的儲存電荷所產生的電場對於另一個儲存位元100b在被操作時發生影響，而導致所謂的第二位元效應Ond bit effect) 102。而且，在程序化記憶胞10的操作期間，由於程序電壓是施加至所有連接至同一條字元線WLl的記憶胞，因此使儲存位元100a受到左側隔著位元線BLl的程序化擾亂 (program disturbance) 104。除此之外，隨75nm節點(node)以下進展的記憶體，字元線 WLO WL2之間的距離也縮短的情況下，還會使儲存位元IOOaUOOb受到上下兩個記憶胞 10的儲存位元的字元線幹擾(Wordline interference) 106。圖2是顯示受到上述寄生效應影響的儲存位元100a的電壓分布圖，其中4個程序位準對應於不同的臨界電壓分布，臨界狀態200、202、204以及206具有不同的臨界電壓分布範圍並彼此間隔開。然而，隨著晶粒尺寸愈來愈小，單一記憶胞的兩個位元彼此所產生的第二位元效應會導致變大的臨界電壓分布208。而且，因為程序化擾亂的關係，會再增加臨界電壓分布210。然後，在字元線之間的距離愈來愈小的情形下，還會因為字元線幹擾而進一步加大臨界電壓分布212。最終導致無法區分臨界狀態200與臨界狀態202，而使記憶體內所有記憶胞從原本的4個程序位準變為3個程序位準，只能當作1個位元操作。由此可見，上述現有的快閃記憶體的操作方法在方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般方法又沒有適切的方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的快閃記憶體的操作方法，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。
發明內容
本發明的目的在於，克服現有的快閃記憶體的操作方法存在的缺陷，而提供一種新的快閃記憶體的操作方法，所要解決的技術問題是使其可以避免記憶體受到第二位元效應(2nd bit effect)、程序化擾亂(Programdisturbance)與字元線幹擾(Wordline interference)等效應影響，非常適於實用。本發明另一目的在於，提供一種新的快閃記憶體的操作方法，所要解決的技術問題是使其能夠比傳統單位準單元(SLC)或多位準單元(MLC)記憶體增加1. 5倍的儲存密度 (storage density)，從而更加適於實用。本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明提出的一種快閃記憶體的操作方法，是用於操作由排列成陣列的多個儲存位元構成的一快閃記憶體，所述操作方法包括以下步驟多個儲存位元中的一個儲存位元具有數目為2n的程序位準(program level)時，將該儲存位元四周相鄰的儲存位元設為具有數目為2114的程序位準；同樣地，多個儲存位元中的另一個儲存位元具有數目為2"-1的程序位準時，將這個儲存位元四周相鄰的儲存位元設為具有數目為2n的程序位準，其中每一程序位準對應於不同的臨界電壓分布。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的操作方法，其中所述的快閃記憶體可為虛擬接地記憶體陣列 (virtual ground memory array)或 NAND 型記憶體。前述的快閃記憶體的操作方法，其中所述的快閃記憶體包括由多個電荷捕捉型記憶胞構成的記憶體或由多個浮置柵極型記憶胞構成的記憶體。本發明的目的及解決其技術問題還採用以下技術方案來實現。依據本發明提出的一種快閃記憶體的操作方法，這種快閃記憶體包括多條字元線、多條位元線以及多個記憶胞，且每一記憶胞對應於一個字元線與兩個位元線。上述操作方法包括將對應於同一字元線的多個記憶胞中的多個儲存位元設為具有2n與2"-1交替的程序位準，並將對應於同一位元線的多個記憶胞中的多個儲存位元設為具有2n與2"-1交替的程序位準，其中每一程序位準對應於不同的臨界電壓分布。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的操作方法，其中所述的快閃記憶體包括虛擬接地記憶體陣列 (virtual ground memory array)0前述的快閃記憶體的操作方法，其中所述的記憶胞包括電荷捕捉型記憶胞或浮置柵極型記憶胞。前述的快閃記憶體的操作方法，其中所述的儲存位元為多位準單元(MLC)。前述的快閃記憶體的操作方法，其中所述的儲存位元包括多位準單元與單位準單元(SLC)。前述的快閃記憶體的操作方法，其中所述的η為大於等於2的正整數，如2、3或4。本發明與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，本發明快閃記憶體的操作方法至少具有下列優點及有益效果本發明在快閃記憶體的操作方法上
4設計具有數目為2"-1的程序位準的儲存位元，並且其四周用具有數目為2n的程序位準的儲存位元將其包圍，具有數目為2n的程序位準的儲存位元的四周同樣用具有數目為2"-1的程序位準的儲存位元將其包圍，因此使用本發明操作方法的記憶體可以比單位準單元或多位準單元記憶體的儲存密度高，並且可以同時減輕寄生效應，使程序位準維持在可區別的狀態。綜上所述，本發明是有關於一種快閃記憶體的操作方法，在所述操作方法中，多個儲存位元中的一個儲存位元具有數目為2n的程序位準時，將該儲存位元四周相鄰的儲存位元設為具有數目為2"-1的程序位準；同樣地，多個儲存位元中的另一個儲存位元具有數目為2"-1的程序位準時，將這個儲存位元四周相鄰的儲存位元設為具有數目為2n的程序位準， 其中每一程序位準對應於不同的臨界電壓分布。這樣的程序位準模式能有效率地利用有效的程序位準而不增加工藝複雜度。本發明在技術上有顯著的進步，具有明顯的積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 而可依照說明書的內容予以實施，並且為了讓本發明的上述和其他目的、特徵和優點能夠更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。
圖1是現有習知的一種電荷捕捉型快閃記憶體的俯視圖。圖2是顯示受到寄生效應影響的記憶胞的電壓分布圖。圖3是依照本發明的一實施例的一種快閃記憶體的俯視圖。圖4是顯示圖3的儲存位元的η為2時第一記憶胞的電壓分布圖。圖5是依照本發明的另一實施例的一種快閃記憶體的俯視圖。圖6是依照本發明的一實施例的一種浮置柵極快閃記憶體的俯視圖。Α1、Α2、Α3:主動區BL1、BL2、BL3 位元線WLOJLl、^^、^^、^^ 字元線10,30a 30i、50a 50i、60a 601 記憶胞100a、100b、300a、300b、302a、302b、304a、304b、306b、308a、500 516、600 622
儲存位元102 第二位元效應104 程序化擾亂106 字元線幹擾200,202,204,206,400,402,404,406 臨界狀態208、210、212、408、410、412 臨界電壓分布
具體實施例方式為更進一步闡述本發明為達成預定發明目的所採取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的快閃記憶體的操作方法其具體實施方式
、方法、步驟、特徵及其功效，詳細說明如後。
5
有關本發明的前述及其他技術內容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現。通過具體實施方式
的說明，當可對本發明為達成預定目的所採取的技術手段及功效得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，並非用來對本發明加以限制。圖3是依照本發明的一實施例的一種快閃記憶體的俯視圖。請參閱圖3所示，本實施例的快閃記憶體的操作方法是用於操作由排列成陣列的多個記憶胞構成的快閃記憶體。舉例來說，本實施例的快閃記憶體是由多條字元線WL0、ffLl 和札2、多條位元線BLl和BL2以及多個電荷捕捉型記憶胞30a 30i構成，且圖中的每一記憶胞對應於一個字元線與兩個位元線，因此本實施例的快閃記憶體為虛擬接地記憶體陣列(virtualground memory array)。本實施例的快閃記憶體的操作方法是將對應於同一字元線WLl的記憶胞30d、30e與30f中的儲存位元30 、300a、300b、308a設為具有2n與21"1 交替的程序位準，並將對應於同一位元線BLl的記憶胞30b、30e與30h中的儲存位元30加、 300a、3(Ma設為具有2n與2114交替的程序位準，其中每一程序位準對應於不同的臨界電壓分布。由於上述實施例中的具有數目為2n的程序位準的儲存位元300a四周被程序位準數目為211—1的儲存位元300b、302a、3(Ma和306b包圍，所以能降低寄生效應(parasitic effect)，避免位準減少；被程序位準數目為2n的儲存位元300a、302b、308a和304b包圍的具有數目為2114的程序位準的儲存位元300b則能承受較大的寄生效應而不降低位準。換言之，整個快閃記憶體至少有一半的記憶胞能進行數目為2n的程序位準的操作，因此上述實施例比傳統全部使用單位準單元(SLC)記憶胞的方式增加1.5倍的儲存密度(storage density)。另外，若是與本身已經可作多位準單元(multi-levelcelLMLC)的記憶體相比， 上述實施例也可以增加1. 5倍的儲存密度。在上述實施例中，程序位準數目中的η值可為大於等於2的正整數，如2、3或4。 因此，記憶胞30e的儲存位元300a為多位準單元；而儲存位元300b在η = 2時是單位準單元、在η為3或以上時屬於多位準單元。圖4是顯示圖3的儲存位元的η為2時第一記憶胞的電壓分布圖。在圖4中，四個程序位準對應於不同的臨界電壓分布，臨界狀態400 (零位準)、402 (第一位準)、404 (第二位準)以及406(第三位準)每個都具有清楚的臨界電壓分布範圍並彼此間隔開。因為程序位準數目大(如4個程序位準)的儲存位元300a四周被程序位準數目小(如2個程序位準)的儲存位元包圍，所以能減輕起因於第二位元效應Ond bit effect)的臨界電壓分布408、起因於程序化擾亂(Program disturbance)的臨界電壓分布410與起因於字元線幹擾(Wordline interference)的臨界電壓分布412，而使程序位準(臨界狀態400)維持在可區別的狀態。此外，本發明的快閃記憶體的操作方法也可應用到NAND型記憶體。圖5是依照本發明的另一實施例的一種快閃記憶體的俯視圖。請參閱圖5所示，本實施例的快閃記憶體的操作方法是用於操作由排列成陣列的多個記憶胞構成的快閃記憶體。舉例來說，本實施例的快閃記憶體可以是NAND型快閃記憶體，其是由多條字元線WL1、 WL2和WL3、多條主動區(activeregion)Al、A2和A3以及多個記憶胞50a 50i構成，且圖中的每一記憶胞位於一條字元線與一條主動區之間，其中記憶胞50a 50i可為電荷捕捉型記憶胞或浮置柵極型記憶胞。本實施例的操作方法是當記憶胞50e的儲存位元508具有數目為2n的程序位準時，將其四周相鄰的儲存位元502、506、510和514設為具有數目為2114 的程序位準。同樣地，當儲存位元502具有數目為2"-1的程序位準時，需將其四周相鄰的儲存位元500、504、508等設為具有數目為2n的程序位準。如此一來，圖5的儲存位元508在 η為2時的電壓分布也將與圖4相同。圖6是依照本發明的一實施例的一種浮置柵極快閃記憶體的俯視圖。在圖6中的快閃記憶體是由多條字元線WLl WL4、多條位元線BLl BL3以及多個浮置柵極型記憶胞 60a 601構成，且圖中的每一記憶胞就是一個儲存位元，因此本實施例的快閃記憶體也可視作由排列成陣列的多個儲存位元600 622構成的NOR型浮置柵極型記憶體陣列。圖6的快閃記憶體的操作方法是將對應於同一字元線WLl的儲存位元600、602、 604設為具有2n與211—1交替的程序位準，並將對應於同一位元線BLl的儲存位元600、606、 612,618設為具有2"與2"-1交替的程序位準，其中每一程序位準對應於不同的臨界電壓分布。這樣的操作設計是因為程序位準數目大On)的儲存位元608四周被程序位準數目小 (2-1)的儲存位元602、606、610與614包圍，所以能減輕起因於程序化擾亂的臨界電壓分布與起因於字元線幹擾的臨界電壓分布，而使程序位準維持在可區別的狀態。綜上所述，本發明所提出的設計概念是在具有數目為2114的程序位準的儲存位元四周用程序位準數目為2n的儲存位元將其包圍，以避免儲存位元的位準減少。因此，整個快閃記憶體至少有一半的記憶胞能進行數目為2n的程序位準的操作，和傳統全部使用單位準單元(SLC)以及多位準單元(MLC)記憶胞的方式相比具有更高的儲存密度(storage density) 0另一方面，程序位準數目大(如2n)的儲存位元則以程序位準數目小(如2114) 的儲存位元包圍，以減輕寄生效應，使程序位準維持在可區別的狀態。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種快閃記憶體的操作方法，其特徵在於其是用於操作由排列成陣列的多個儲存位元構成的一快閃記憶體，所述操作方法包括以下步驟該多個儲存位元中的一儲存位元具有數目為2n的程序位準時，將該儲存位元四周相鄰的儲存位元設為具有數目為2"-1的程序位準；以及該多個儲存位元中的另一儲存位元具有數目為2"-1的程序位準時，將該另一儲存位元四周相鄰的儲存位元設為具有數目為2n的程序位準，其中每一程序位準對應於不同的臨界電壓分布。
2.根據權利要求1所述的快閃記憶體的操作方法，其特徵在於其中所述的快閃記憶體包括虛擬接地記憶體陣列或NAND型記憶體。
3.根據權利要求1所述的快閃記憶體的操作方法，其特徵在於其中所述的快閃記憶體包括由多個電荷捕捉型記憶胞構成的記憶體或由多個浮置柵極型記憶胞構成的記憶體。
4.一種快閃記憶體的操作方法，其特徵在於該快閃記憶體包括多條字元線、多條位元線以及多個記憶胞，且每一記憶胞對應於所述多個字元線中的一個與所述多個位元線中的一對，所述操作方法包括以下步驟將對應於同一字元線的所述多個記憶胞的多個儲存位元設為具有？「與〗11—1交替的程序位準；以及將對應於同一位元線的所述多個記憶胞的多個儲存位元設為具有？「與〗11—1交替的程序位準，其中每一程序位準對應於不同的臨界電壓分布。
5.根據權利要求1或4所述的快閃記憶體的操作方法，其特徵在於其中所述的多個儲存位元為多位準單元。
6.根據權利要求1或4所述的快閃記憶體的操作方法，其特徵在於其中所述的多個儲存位元包括多位準單元與單位準單元。
7.根據權利要求1或4所述的快閃記憶體的操作方法，其特徵在於其中所述的η為大於等於2的正整數。
8.根據權利要求7所述的快閃記憶體的操作方法，其特徵在於其中所述的η為2、3或4。
9.根據權利要求4所述的快閃記憶體的操作方法，其特徵在於其中所述的快閃記憶體包括虛擬接地記憶體陣列。
10.根據權利要求4所述的快閃記憶體的操作方法，其特徵在於其中所述的多個記憶胞包括電荷捕捉型記憶胞或浮置柵極型記憶胞。
全文摘要
本發明是有關於一種快閃記憶體的操作方法，在所述操作方法中，多個儲存位元中的一個儲存位元具有數目為2n的程序位準時，將該儲存位元四周相鄰的儲存位元設為具有數目為2n-1的程序位準；同樣地，多個儲存位元中的另一個儲存位元具有數目為2n-1的程序位準時，將這個儲存位元四周相鄰的儲存位元設為具有數目為2n的程序位準，其中每一程序位準對應於不同的臨界電壓分布。這樣的程序位準模式能有效率地利用有效的程序位準而不增加工藝複雜度。
文檔編號G11C16/02GK102568567SQ20101058416
公開日2012年7月11日 申請日期2010年12月7日 優先權日2010年12月7日
發明者盧道政, 張耀文, 楊怡箴, 陳柏舟 申請人:旺宏電子股份有限公司