一種SOISiGeBiCMOS集成器件及製備方法

2023-04-25 02:08:01 3

專利名稱：一種SOI SiGe BiCMOS集成器件及製備方法
技術領域：
本發明屬於半導體集成電路技術領域，尤其涉及一種製備SOI SiGe BiCMOS集成器件及製備方法。
背景技術：
半導體集成電路技術是高科技和信息產業的核心技術，已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標誌，而以集成電路為代表的微電子技術則是半導體技術的關鍵。半導體產業是國家的基礎性產業，其之所以發展得如此之快，除了技術本身對經濟發展的巨大貢獻之外，還與它廣泛的應用性有關。英特爾(Intel)創始人之一戈登 摩爾(Gordon Moore)於1965年提出了 「摩爾定律」，該定理指出集成電路晶片上的電晶體數目，約每18個月增加I倍，性能也提升I倍；多年來，世界半導體產業始終遵循著這條定律不斷地向前發展，尤其是Si基集成電路技術，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力。2004年2月23日英特爾執行長克萊格 貝瑞特在東京舉行的全球信息峰會上表示，摩爾定律將在未來15到20年依然有效，然而推動摩爾定律繼續前進的技術動力是不斷縮小晶片的特徵尺寸。目前，國外45nm技術已經進入規模生產階段，32nm技術處在導入期，按照國際半導體技術發展路線圖ITRS，下一個節點是22nm。不過，隨著集成電路技術的繼續發展，晶片的特徵尺寸不斷縮小，在Si晶片製造工業微型化進程中面臨著材料物理屬性，製造工藝技術，器件結構等方面極限的挑戰。比如當特徵尺寸小於IOOnm以下時由於隧穿漏電流和可靠性等問題,傳統的柵介質材料SiO2無法滿足低功耗的要求；納米器件的短溝道效應和窄溝道效應越發明顯，嚴重影響了器件性能；傳統的光刻技術無法滿足日益縮小的光刻精度；因此傳統Si基工藝器件越來越難以滿足設計的需要。為了滿足半導體技術的進一步發展需要，大量的研究人員在新結構、新材料以及新工藝方面的進行了深入的研究，並在某些領域的應用取得了很大進展。這些新結構和新材料對器件性能有較大的提高，可以滿足集成電路技術繼續符合「摩爾定理」迅速發展的需要。SOI (Silicon-On-Insulator,絕緣襯底上的娃)技術是在頂層娃和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體矽所無法比擬的優點；實現了集成電路中元器件的介質隔離，徹底消除了體矽CMOS電路中的寄生閂鎖效應；採用這種材料製成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用於低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。此外，SOI材料還被用來製造MEMS光開關，如利用體微機械加工技術。因此，目前工業界在製造大規模集成電路尤其是數模混合集成電路時，仍然採用Si BiCMOS 或者 SiGe BiCMOS 技術(Si BiCMOS 為 Si 雙極電晶體BJT+Si CMOS, SiGe BiCMOS為SiGe異質結雙極電晶體HBT+Si CMOS)。

發明內容
本發明的目的在於利用在一個襯底片上製備應變SiGe平面溝道PMOS器件、應變SiGe平面溝道NMOS器件和雙極電晶體，構成平面BiCMOS集成器件及電路，以實現器件與集成電路性能的最優化。本發明的目的在於提供一種SOI SiGe BiCMOS集成器件，NMOS器件和PMOS器件均為應變SiGe MOS器件，雙極器件為SiGe HBT器件。進一步、PMOS器件採用量子阱結構。進一步、器件襯底為SOI材料。
進一步、SiGe HBT器件的發射極、基極和集電極都採用多晶矽材料。進一步、該SiGe HBT器件基區為SiGe材料。進一步、SiGe HBT器件製備過程採用自對準工藝，並為全平面結構。本發明的另一目的在於提供一種SOI SiGe BiCMOS集成器件的製備方法，包括如下步驟第一步、選取氧化層厚度為15(T400nm，上層Si厚度為100 150nm，N型摻雜濃度為I X IO16 I X IO17cm-3的SOI襯底片；第二步、利用化學汽相澱積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17cnT3 ；第三步、利用化學汽相澱積(CVD)的方法，在600 800°C，在外延Si層表面生長一層厚度為30(T500nm的SiO2層，光刻淺槽隔離，在淺槽隔離區域幹法刻蝕出深度為27(T400nm的淺槽，再利用化學汽相澱積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ；最後，用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離；第四步、利用化學汽相澱積(CVD)的方法，在600 800°C，在外延Si層表面澱積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第五步、刻蝕掉襯底表面的氧化層，利用化學汽相澱積(CVD)方法，在600 800 °C,在襯底表面澱積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基區，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化學汽相澱積(CVD)方法，在600 800°C，澱積一層SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相澱積(CVD)方法，在600 80(TC，在襯底表面澱積一層SiN層，厚度為l(T20nm，幹法刻蝕掉發射窗SiN，形成側牆；第八步、利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相澱積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第九步、光刻集電極窗口，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；第十步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，光刻集電極接觸孔，並對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1父1019 1\102°011_3，最後去除表面的5102層;第^^一步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活，形成SiGe HBT器件；在襯底表面利用化學汽相澱積(CVD)的方法，在600 800°C，澱積一 SiO2層；第十二步、光刻MOS有源區，利用化學汽相澱積(CVD)方法，在600 750°C，在該有源區連續生長二層材料第一層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為 15 30%，摻雜濃度為I 5 X IO16CnT3 ;第二層是厚度為3 5nm的本徵弛豫型Si帽層；第十三步、利用化學汽相澱積(CVD)方法，在600 800°C，在外延材料表面澱積一層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17CnT3 ;光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5X IO17CnT3 ；第十四步、利用溼法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積一層厚度為3 5nm的SiN層作為柵介質和一層厚度為300 500nm的本徵Poly-Si層，光刻Poly-Si柵和柵介質，形成22 350nm長的偽柵；第十五步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為I 5 X IO18CnT3 ；第十六步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積一層厚度為5 15nm的SiO2層，利用幹法刻蝕工藝，刻蝕掉表面的SiO2層，保留Poly-Si柵和柵介質側面的SiO2，形成側牆；第十七步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第十八步、用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積一層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面；第十九步、利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最後利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去；第二十步、利用化學汽相澱積(CVD)方法，在600 800°C，表面生長一層SiO2層，並光刻引線孔；第二十一步、金屬化、光刻NMOS器件和PMOS器件引線，形成漏極、源極和柵極以及SiGe HBT發射極、基極、集電極金屬引線，構成導電溝道為22 350nm的SOI SiGe BiCMOS集成器件。
進一步、該製備方法中SOI SiGe BiCMOS集成器件製造過程中所涉及的最高溫度根據第八步到第十四步、以及第十六步、第十八步和第二十步中的化學汽相澱積(CVD)工藝溫度決定，取聞溫度小於等於800 C。進一步、基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。本發明的另一目的在於提供一種SOI SiGe BiCMOS集成電路的製備方法，該製備方法包括如下步驟步驟1，外延生長的實現方法為(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相澱積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為I X IO16CnT3 ；·步驟2，淺槽隔離製備的實現方法為(2a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面生長一層厚度為 300nm 的 SiO2 層；(2b)光刻淺槽隔離區域；(2c)在淺槽隔離區域幹法刻蝕出深度為270nm的淺槽；(2d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2,並將淺槽內填滿；(2e)用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離；步驟3，集電極接觸區製備的實現方法為(3a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面應澱積一層厚度為500nm的SiO2層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火120s，進行雜質激活；步驟4，基區接觸製備的實現方法為(4a)刻蝕掉襯底表面氧化層，利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層厚度為20nm的SiO2層；(4b)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面澱積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層SiN層，厚度為 IOnm ；步驟5，基區材料製備的實現方法為
(5a)利用幹法，刻蝕掉發射窗SiN，形成側牆；(5b)利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相澱積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm ；步驟6，發射區製備的實現方法為(6a)光刻集電極窗口，利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積Poly-Si，厚度為 200nm ；
(6b)對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層；(6d)光刻集電極接觸孔，並對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX1019cm_3，最後去除表面的SiO2層；步驟7，SiGe HBT形成的實現方法為(7a)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相澱積(CVD)的方法，在600°C，澱積一 SiO2層；步驟8，應變SiGe材料製備的實現方法為(8a)光刻MOS有源區；(8b)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為80nm的N型Si緩衝層，該層摻雜濃度為I X IO15CnT3 ；(8c)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為lX1016cm_3;(8d)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為3nm的本徵弛豫型Si帽層；步驟9，NMOS器件和PMOS器件形成的實現方法為(9a)利用化學汽相澱積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(9b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(9c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(9d)利用化學汽相澱積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(9e)利用化學汽相澱積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶矽；(9f)光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(9g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(9h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；
(9i)在襯底表面，利用化學汽相澱積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨後利用幹法刻蝕工藝光刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆；(9j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(9k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(91)將襯底在950°C溫度下，退火120s，進行雜質激活；步驟10，柵製備的實現方法為 (IOa)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層SiO2層，SiO2厚度為300nm厚度；( IOb)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；( IOc)利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(IOd)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；( IOe)在襯底表面派射一層金屬鶴(W)；(IOf)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去；步驟11，構成CMOS集成電路的實現方法為(Ila)利用化學汽相澱積(CVD)方法，在600°C，在表面生長一層SiO2層；(Ilb)光刻引線孔，金屬化；(Ilc)光刻引線，形成NMOS器件和PMOS器件漏極、源極和柵極，SiGeHBT雙極電晶體發射極、基極、集電極金屬引線，構成導電溝道為22nm的SOISiGe BiCMOS集成器件及電路。本發明具有如下優點:I.本發明製備的SOI SiGe BiCMOS集成器件結構中採用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；2.本發明製備的SOI SiGe BiCMOS集成器件在PMOS器件結構中都採用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；3.本發明製備的SOI SiGe BiCMOS集成器件採用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；4.本發明製備SOI SiGe BiCMOS集成器件過程中涉及的最高溫度為800°C，低於引起應變SiGe溝道應力弛豫的工藝溫度，因此該製備方法能有效地保持應變SiGe溝道應力，提聞集成電路的性能；5.本發明製備的SOI SiGe BiCMOS集成器件中，在製備NMOS器件和PMOS器件柵電極時採用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性；6.本發明製備的SOI SiGe BiCMOS集成器件，在製備過程中，SiGe HBT採用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；7.本發明製備的SOI SiGe BiCMOS集成器件，SiGe HBT器件的發射極、基極和集電極全部採用多晶，多晶可以部分製備在氧化層上面，減小了器件有源區的面積，從而減小器件尺寸，提聞電路的集成度；8.本發明製備的SOI SiGe BiCMOS集成器件中，雙極器件採用SOI襯底，集電區厚度較傳統器件薄，因此，該器件存在集電區橫向擴展效應，並能夠在集電區形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統器件更優異的特徵頻率。


圖I是本發明提供的SOI SiGe BiCMOS集成器件及電路製備方法的實現流程圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並 不用於限定本發明。本發明實施例提供了一種SOI SiGe BiCMOS集成器件，NMOS器件和PMOS器件均為應變SiGe MOS器件，雙極器件為SiGe HBT器件。作為本發明實施例的一優化方案，PMOS器件採用量子阱結構。作為本發明實施例的一優化方案，器件襯底為SOI材料。作為本發明實施例的一優化方案，SiGe HBT器件的發射極、基極和集電極都採用多晶娃材料。作為本發明實施例的一優化方案，該SiGe HBT器件的基區為SiGe材料。作為本發明實施例的一優化方案，SiGe HBT器件製備過程採用自對準工藝，並為全平面結構。以下參照附圖1，對本發明製備22 350nm溝道長度的SOI SiGe BiCMOS集成器件及電路的工藝流程作進一步詳細描述。實施例I :製備溝道長度為22nm的SOI SiGe BiCMOS集成器件及電路，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相澱積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為lX1016cm_3。步驟2，淺槽隔離製備。(2a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面生長一層厚度為 300nm 的 SiO2 層；(2b)光刻淺槽隔離區域；(2c)在淺槽隔離區域幹法刻蝕出深度為270nm的淺槽；(2d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2，並將淺槽內填滿；
(2e)用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離。步驟3，集電極接觸區製備。(3a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面應澱積一層厚度為500nm的SiO2層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火120s，進行雜質激活。

步驟4，基區接觸製備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層厚度為20nm的SiO2層；(4b)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面澱積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相澱積(CVD)方法，在60(TC，在襯底表面澱積一層SiN層，厚度為 10nm。步驟5，基區材料製備。(5a)利用幹法，刻蝕掉發射窗SiN，形成側牆；(5b)利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相澱積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6,發射區製備。(6a)光刻集電極窗口，利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積Poly-Si，厚度為 200nm ；(6b)對襯底進行磷注入，並利用化學機械拋光去除發射極和集電極接觸孔區域以外表面的Poly-Si,形成發射極和集電極；(6c)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層；(6d)光刻集電極接觸孔，並對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX1019cm_3，最後去除表面的SiO2層。步驟7，SiGe HBT 形成。(7a)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相澱積(CVD)的方法，在600°C，澱積一 SiO2層。步驟8，應變SiGe材料製備。(8a)光刻MOS有源區；
(8b)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為80nm的N型Si緩衝層，該層摻雜濃度為I X IO15CnT3 ；(8c)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為lX1016cm_3;(8d)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為3nm的本徵弛豫型Si帽層。步驟9，NMOS器件和PMOS器件形成。(9a)利用化學汽相澱積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(9b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(9c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(9d)利用化學汽相澱積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(9e)利用化學汽相澱積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶矽；(9f)光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(9g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(9h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；(9i)在襯底表面，利用化學汽相澱積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨後利用幹法刻蝕工藝光刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆； (9j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(9k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(91)將襯底在950°C溫度下，退火120s，進行雜質激活。步驟10，柵製備。(IOa)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積一層SiO2層，SiO2厚度為300nm厚度；(IOb)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(IOc)利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(IOd)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；(IOe)在襯底表面派射一層金屬鶴(W);(IOf)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟11，構成CMOS集成電路。(I Ia)利用化學汽相澱積(CVD)方法，在600°C，在表面生長一層SiO2層；
(Ilb)光刻引線孔，金屬化；(lie)光刻引線，形成NMOS器件和PMOS器件漏極、源極和柵極，SiGeHBT雙極電晶體發射極、基極、集電極金屬引線，構成導電溝道為22nm的SOI SiGe BiCMOS集成器件及電路。實施例2 :製備溝道長度為130nm的SOI SiGe BiCMOS集成器件及電路，具體步驟如下步驟I，外延生長。
(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為300nm，上層材料為摻雜濃度為5X IO16CnT3的N型Si，厚度為120nm ；(Ib)利用化學汽相澱積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度為80nm的N型外延Si層，作為集電區，該層摻雜濃度為5X1016cm_3。步驟2，淺槽隔離製備。(2a)利用化學汽相澱積(CVD)的方法，在700°C，在外延Si層表面生長一層厚度為 400nm 的 SiO2 層；(2b)光刻淺槽隔離區域；(2c)在淺槽隔離區域幹法刻蝕出深度為350nm的淺槽；(2d)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積SiO2，並將淺槽內填滿；(2e)用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離。步驟3，集電極接觸區製備。(3a)利用化學汽相澱積(CVD)的方法，在700°C，在外延Si層表面應澱積一層厚度為600nm的SiO2層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為5X IO19CnT3,形成集電極接觸區域；(3d)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟4，基區接觸製備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積一層厚度為30nm的SiO2層；(4b)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積一層P型Poly-Si層，作為基區接觸區，該層厚度為300nm，摻雜濃度為5X102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在700°C，在襯底表面澱積SiO2層，厚度為300nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積一 SiN層，厚度為80nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積一層SiN層，厚度為 15nm。步驟5,基區材料製備。
(5a)利用幹法，刻蝕掉發射窗SiN，形成側牆；(5b)利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相澱積(CVD)方法，在700°C，在基區區域選擇性生長SiGe基區16，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。步驟6，發射區製備。(6a)光刻集電極窗口，利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積Poly-Si，厚度為 300nm ；(6b)對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；
(6c)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積SiO2層；(6d)光刻集電極接觸孔，並對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到5X1019cm_3，最後去除表面的SiO2層。步驟7，SiGe HBT 形成。(7a)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積SiO2層，在1000°C溫度下退火60s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相澱積(CVD)的方法，在700°C，澱積一 SiO2層。步驟8，應變SiGe材料製備。(8a)光刻MOS有源區；(8b)利用化學汽相澱積(CVD)方法，在700°C，在有源區生長厚度為IOOnm的N型Si緩衝層，該層摻雜濃度為3X IO15CnT3 ；(8c)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為12nm的N型SiGe外延層，該層Ge組分為20%，摻雜濃度為3X 1016cm_3 ；(8d)利用化學汽相澱積(CVD)方法，在700°C，在有源區生長厚度為4nm的本徵弛豫型Si帽層。步驟9，NMOS器件和PMOS器件形成。(9a)利用化學汽相澱積(CVD)方法，在700°C，在襯底上生長一層400nm的SiO2 ；(9b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 3 X IO17cnT3;(9c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為3 X IO17CnT3 ；(9d)利用化學汽相澱積(CVD)方法，在700°C，在表面生長一層厚度為4nm的SiN層；(9e)利用化學汽相澱積(CVD)方法，在700°C，在SiN層上生長一層400nm的多晶矽；(9f)光刻Poly-Si柵和柵介質,形成130nm長的偽柵；(9g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)，摻雜濃度為3 X IO18CnT3 ；(9h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度為3 X IO18CnT3 ；
(9i)在襯底表面，利用化學汽相澱積(CVD)方法，在700°C，生長一層SiO2，厚度為15nm，隨後利用幹法刻蝕工藝光刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆；(9j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(9k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(91)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟10，柵製備。(IOa)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積一層SiO2層，SiO2 厚度為400nm厚度；( IOb)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；( IOc)利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(IOd)在襯底表面生長一層厚度為4nm的氧化鑭(La2O3)；( IOe)在襯底表面派射一層金屬鶴(W)；(IOf)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟11，構成CMOS集成電路。(Ila)利用(CVD)方法，在700°C，在表面生長一層SiO2層；(Ilb)光刻引線孔，金屬化；(I Ic)光刻引線，形成NMOS器件和PMOS器件漏極、源極和柵極金屬引線，SiGe HBT雙極電晶體發射極、基極、集電極金屬引線，構成導電溝道為130nm的SOI SiGe BiCMOS集成器件及電路。實施例3 :製備溝道長度為350nm的SOI SiGe BiCMOS集成器件及電路，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為400nm，上層材料為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ；(Ib)利用化學汽相澱積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為lX1017cm_3。步驟2，淺槽隔離製備。(2a)利用化學汽相澱積(CVD)的方法，在800°C，在外延Si層表面生長一層厚度為 500nm 的 SiO2 層；(2b)光刻淺槽隔離區域；(2c)在淺槽隔離區域幹法刻蝕出深度為400nm的淺槽；(2d)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積SiO2,並將淺槽內填滿；(2e)用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離。步驟3，集電極接觸區製備。(3a)利用化學汽相澱積(CVD)的方法，在800°C，在外延Si層表面應澱積一層厚度為700nm的SiO2層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cm_3，形成集電極接觸區域；(3d)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸製備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積一層厚度為40nm的SiO2層；(4b)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積一層P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ； (4c )光刻Poly-Si，形成外基區，在800 V，在襯底表面澱積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積一 SiN層，厚度為IOOnm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相澱積(CVD)方法，在80(TC，在襯底表面澱積一層SiN層，厚度為 20nm。步驟5，基區材料製備。(5a)利用幹法，刻蝕掉發射窗SiN，形成側牆；(5b)利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相澱積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6，發射區製備。(6a)光刻集電極窗口，利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積Poly-Si，厚度為 400nm ；(6b)對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積SiO2層；(6d)光刻集電極接觸孔，並對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX102°cm_3，最後去除表面的SiO2層。步驟7，SiGe HBT 形成。(7a)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積SiO2層，在1100°C溫度下退火15s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相澱積(CVD)的方法，在800°C，澱積一 SiO2層。步驟8，應變SiGe材料製備。(8a)光刻MOS有源區；(8b)利用化學汽相澱積(CVD)方法，在750°C，在有源區生長厚度為120nm的N型Si緩衝層，該層摻雜濃度為5X IO15CnT3 ；(8c)利用化學汽相澱積(CVD)方法，在750°C，在有源區生長厚度為15nm的N型SiGe外延層，該層Ge組分為30%，摻雜濃度為5 X1016cm_3 ；(8d)利用化學汽相澱積(CVD)方法，在750°C，在有源區生長厚度為5nm的本徵弛豫型Si帽層。步驟9，NMOS器件和PMOS器件形成。(9a)利用化學汽相澱積(CVD)方法，在800°C，在襯底上生長一層500nm的SiO2 ；(9b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 5 X IO17cnT3;(9c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為5 X IO17CnT3 ； (9d)利用化學汽相澱積(CVD)方法，在800°C，在表面生長一層厚度為5nm的SiN層；(9e)利用化學汽相澱積(CVD)方法，在800°C，在SiN層上生長一層500nm的多晶矽；(9f)光刻Poly-Si柵和柵介質,形成350nm長的偽柵；(9g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)，摻雜濃度為5 X IO18CnT3 ；(9h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度為5 X IO18CnT3 ；(9i)在襯底表面，利用化學汽相澱積(CVD)方法，在800°C，生長一層SiO2，厚度為5nm，隨後利用幹法刻蝕工藝光刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆；(9j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(9k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(91)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟10，柵製備。(IOa)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積一層SiO2層，SiO2厚度為500nm厚度；( IOb)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；( IOc)利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(IOd)在襯底表面生長一層厚度為5nm的氧化鑭(La2O3)；( IOe)在襯底表面派射一層金屬鶴(W)；(IOf)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟11，構成CMOS集成電路。(Ila)利用化學汽相澱積(CVD)方法，在800°C，在表面生長一層SiO2層；(Ilb)光刻引線孔，金屬化；(I Ic)光刻引線，形成NMOS器件和PMOS器件漏極、源極和柵極金屬引線，SiGe HBT雙極電晶體發射極、基極、集電極金屬引線，構成導電溝道為350nm的SOI SiGe BiCMOS集成器件及電路。本發明實施例提供的SOI SiGe BiCMOS集成器件及製備方法具有如下優點I.本發明製備的SOI SiGe BiCMOS集成器件結構中採用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；2.本發明製備的SOI SiGe BiCMOS集成器件在PMOS器件結構中都採用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；3.本發明製備的SOI SiGe BiCMOS集成器件採用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；4.本發明製備SOI SiGe BiCMOS集成器件過程中涉及的最高溫度為800°C，低於引起應變SiGe溝道應力弛豫的工藝溫度，因此該製備方法能有效地保持應變SiGe溝道應 力，提聞集成電路的性能；5.本發明製備的SOI SiGe BiCMOS集成器件中，在製備NMOS器件和PMOS器件柵電極時採用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性；6.本發明製備的SOI SiGe BiCMOS集成器件，在製備過程中，SiGe HBT採用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；7.本發明製備的SOI SiGe BiCMOS集成器件，SiGe HBT器件的發射極、基極和集電極全部採用多晶，多晶可以部分製備在氧化層上面，減小了器件有源區的面積，從而減小器件尺寸，提聞電路的集成度；8.本發明製備的SOI SiGe BiCMOS集成器件中，雙極器件採用SOI襯底，集電區厚度較傳統器件薄，因此，該器件存在集電區橫向擴展效應，並能夠在集電區形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統器件更優異的特徵頻率。以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
權利要求
1.ー種SOI SiGe BiCMOS集成器件，其特徵在於，NMOS器件和PMOS器件均為應變SiGeMOS器件，雙極器件為SiGe HBT器件。
2.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。
3.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，PMOS器件採用量子講結構。
4.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，器件襯底為SOI材料。
5.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，SiGeHBT器件的發射極、基極和集電極都米用多晶娃材料。
6.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，該SiGe HBT器件的基區為SiGe材料。
7.根據權利要求I所述的SOISiGe BiCMOS集成器件，其特徵在於，SiGeHBT器件製備過程採用自對準エ藝，並為全平面結構。
8.ー種SOI SiGe BiCMOS集成器件的製備方法，其特徵在於，包括如下步驟 第一歩、選取氧化層厚度為15(T400nm，上層Si厚度為100 150nm，N型摻雜濃度為I X IO16 I X IO17CnT3 的 SOI 襯底片； 第二歩、利用化學汽相澱積(CVD)的方法，在600 750°C，在襯底上生長ー層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ； 第三步、利用化學汽相澱積(CVD)的方法，在600 800°C，在外延Si層表面生長ー層厚度為30(T500nm的SiO2層，光刻淺槽隔離，在淺槽隔離區域幹法刻蝕出深度為27(T400nm的淺槽，再利用化學汽相澱積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;最後，用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離； 第四步、利用化學汽相澱積(CVD)的方法，在600 800°C，在外延Si層表面澱積ー層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗ロ，對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第五步、刻蝕掉襯底表面的氧化層，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積ニ層材料 .第一層為SiO2層，厚度為2(T40nm ;第ニ層為P型Poly-Si層，厚度為200 400nm，摻雜濃度為I X IO20 I X IO21CnT3 ； 第六步、光刻Po I y-Si，形成外基區，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第七步、利用化學汽相澱積(CVD)方法，在600 800°C，澱積ー層SiN層，厚度為50 IOOnm,光刻發射區窗ロ，刻蝕掉發射區窗ロ內的SiN層和Poly-Si層；再利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積ー層SiN層，厚度為l(T20nm，幹法刻蝕掉發射窗SiN，形成側牆； 第八步、利用溼法刻蝕，對窗ロ內SiO2層進行過腐蝕，形成基區區域，利用化學汽相澱積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為20 60nm ； 第九步、光刻集電極窗ロ，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極； 第十步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，光刻集電極接觸孔，並對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1父1019 1\102°011-3，最後去除表面的5102層; 第H^一步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活，形成SiGeHBT器件；在襯底表面利用化學汽相澱積(CVD)的方法，在600 800°C，澱積ー SiO2層； 第十二步、光刻MOS有源區，利用化學汽相澱積(CVD)方法，在600 750°C，在該有源區連續生長ニ層材料第一層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I 5 X IO16CnT3 ;第二層是厚度為3 5nm的本徵弛豫型Si帽層； 第十三歩、利用化學汽相澱積(CVD)方法，在600 800°C，在外延材料表面澱積ー層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17CnT3 ;光刻NMOS器件有源區，利用離子注入エ藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5 X IO17Cm-3 ；第十四歩、利用溼法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積ー層厚度為3 5nm的SiN層作為柵介質和ー層厚度為300 500nm的本徵Poly-Si層，光刻Poly-Si柵和柵介質，形成22 350nm長的偽柵； 第十五步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為I 5X IO18CnT3 ； 第十六歩、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積ー層厚度為5 15nm的SiO2層,利用幹法刻蝕エ藝,刻蝕掉表面的SiO2層,保留Poly-Si柵和柵介質側面的SiO2，形成側牆； 第十七步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第十八步、用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積ー層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面； 第十九歩、利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長ー層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射ー層金屬鶴(W),最後利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去； 第二十步、利用化學汽相澱積(CVD)方法，在600 800°C，表面生長ー層SiO2層，並光刻引線孔； 第二十一步、金屬化、光刻NMOS器件和PMOS器件引線，形成漏極、源極和柵極以及SiGeHBT器件的發射極、基極、集電極金屬引線，構成導電溝道為22 350nm的SOI SiGe BiCMOS集成器件。
9.根據權利要求8所述的方法，該製備方法中SOISiGe BiCMOS集成器件製造過程中所涉及的最高溫度根據第八步到第十四步、以及第十六步、第十八步和第二十步中的化學汽相澱積(CVD)エ藝溫度決定，最高溫度小於等於800°C。
10.根據權利要求8所述的製備方法，其特徵在於，基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。
11.ー種SOI SiGe BiCMOS集成電路的製備方法，其特徵在於，該製備方法包括如下步驟 步驟I，外延生長的實現方法為 (Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2,厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ； (Ib)利用化學汽相澱積(CVD)的方法，在600°C，在上層Si材料上生長ー層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為IXlO16cnT3 ； 步驟2，淺槽隔離製備的實現方法為 (2a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面生長ー層厚度為300nm 的 SiO2 層； (2b)光刻淺槽隔離區域； (2c)在淺槽隔離區域幹法刻蝕出深度為270nm的淺槽； (2d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2,並將淺槽內填滿； (2e)用化學機械拋光(CMP)方法，去除表面多餘的氧化層，形成淺槽隔離； 步驟3，集電極接觸區製備的實現方法為 (3a)利用化學汽相澱積(CVD)的方法，在600°C，在外延Si層表面應澱積ー層厚度為500nm 的 SiO2 層； (3b)光刻集電極接觸區窗ロ ； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3，形成集電極接觸區域； (3d)將襯底在950°C溫度下，退火120s，進行雜質激活； 步驟4，基區接觸製備的實現方法為 (4a)刻蝕掉襯底表面氧化層，利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積ー層厚度為20nm的SiO2層； (4b)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積ー層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ； (4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面澱積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； (4d)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積ー SiN層，厚度為50nm ； (4e)光刻發射區窗ロ，刻蝕掉發射區窗ロ內的SiN層和Poly-Si層； (4f)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積ー層SiN層，厚度為IOnm ； 步驟5，基區材料製備的實現方法為 (5a)利用幹法，刻蝕掉發射窗SiN，形成側牆；(5b)利用溼法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域； (5c)利用化學汽相澱積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5X IO18CnT3，厚度為20nm ; 步驟6，發射區製備的實現方法為 (6a)光刻集電極窗ロ，利用化學汽相澱積(CVD)方法，在600 °C，在襯底表面澱積Poly-Si，厚度為 200nm ； (6b)對襯底進行磷注入，並利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si,形成發射極和集電極； (6c)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層； (6d)光刻集電極接觸孔，並對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到I X IO19CnT3,最後去除表面的SiO2層； 步驟7，SiGe HBT形成的實現方法為 (7a)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件； (7b)在襯底表面利用化學汽相澱積(CVD)的方法，在600°C，澱積ー SiO2層； 步驟8，應變SiGe材料製備的實現方法為 (8a)光刻MOS有源區； (8b)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為80nm的N型Si緩衝層，該層摻雜濃度為I X IO15CnT3 ； (8c)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為IXlO16cnT3 ； (Sd)利用化學汽相澱積(CVD)方法，在600°C，在有源區生長厚度為3nm的本徵弛豫型Si帽層； 步驟9，NMOS器件和PMOS器件形成的實現方法為 (9a)利用化學汽相澱積(CVD)方法，在600°C，在襯底上生長ー層300nm的SiO2 ； (9b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I X IO17Cm 3 ； (9c)光刻NMOS器件有源區，利用離子注入エ藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ； (9d)利用化學汽相澱積(CVD)方法，在600°C，在表面生長ー層厚度為3nm的SiN層； (9e)利用化學汽相澱積(CVD)方法，在600°C，在SiN層上生長ー層300nm的多晶矽； (9f)光刻Poly-Si柵和柵介質，形成22nm長的偽柵； (9g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ； (9h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ； (9i)在襯底表面，利用化學汽相澱積(CVD)方法，在600°C，生長ー層SiO2，厚度為10nm，隨後利用幹法刻蝕エ藝光刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆； (9j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(9k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區； (91)將襯底在950°C溫度下，退火120s，進行雜質激活； 步驟10，柵製備的實現方法為 (IOa)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積ー層SiO2層，SiO2厚度為300nm厚度； (IOb)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平； (IOc)利用溼法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印； (IOd)在襯底表面生長ー層厚度為2nm的氧化鑭(La2O3)； (IOe)在襯底表面派射ー層金屬鶴(W)； (IOf)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去; 步驟11，構成BiCMOS集成電路的實現方法為 (Ila)利用化學汽相澱積(CVD)方法，在600°C，在表面生長ー層SiO2層； (Ilb)光刻引線孔、金屬化； (I Ic)光刻引線，形成NMOS器件和PMOS器件漏極、源極和柵極，SiGe HBT雙極電晶體發射極、基極、集電極金屬引線，構成導電溝道為22nm的SOI SiGe BiCMOS集成器件及電路。
全文摘要
本發明公開了一種製備SOI SiGe BiCMOS集成器件及製備方法，在SOI襯底上生長N型Si外延，製備淺槽隔離，形成集電極接觸區，刻蝕形成側牆，溼法刻蝕出基區窗口，選擇性生長SiGe基區，光刻集電極窗口，澱積N型Poly-Si，去除Poly-Si，形成SiGe HBT器件；在襯底上生長應變SiGe材料，對器件有源區隔離，光刻NMOS器件有源區，對其進行P型離子注入，製備偽柵，自對準生成MOS器件的源漏區，去除偽柵，在偽柵處壓印槽中製備氧化鑭材料形成柵介質和金屬鎢形成柵極，光刻引線，製成集成器件及電路。該方法充分利用了SiGe的特點，製備的集成電路使現有的模擬和數模混合集成電路性能獲得大幅提高。
文檔編號H01L21/84GK102800681SQ20121024446
公開日2012年11月28日 申請日期2012年7月16日 優先權日2012年7月16日
發明者張鶴鳴, 周春宇, 宋建軍, 胡輝勇, 王海棟, 宣榮喜, 李妤晨, 郝躍 申請人:西安電子科技大學