一種基於背柵電晶體的抗輻照技術及實現方法
2023-05-23 03:45:21
一種基於背柵電晶體的抗輻照技術及實現方法
【專利摘要】一種基於背柵電晶體的抗輻照技術及實現方法，首先輸入邊界掃描測試信號，檢測輸出信號，檢測到的輸出信號與理想輸出信號比較，如果二者近似程度滿足要求，則停止測試，如果二者相差較大，通過內建自優化器改變晶片內各個塊的背柵偏置，調節各個塊內電晶體的閾值電壓，通過調解後再檢測輸出信號，這樣一直重複，直至測試輸出信號與理想輸出信號最大程度接近。通過邊界掃描測試檢測，內建自優化器調節背柵偏置可有效抑制電晶體的閾值電壓偏移，從而改善電晶體的性能，達到抗輻照的功能，且本發明的抗輻照技術具有集成度高，速度快，抗輻照能力強等特點，並且成本低，工藝簡單，易於實現。
【專利說明】一種基於背柵電晶體的抗輻照技術及實現方法
【技術領域】
[0001]本發明涉及半導體製造領域，尤其涉及一種一種基於背柵電晶體的抗輻照技術及實現方法。
【背景技術】
[0002]軍用微電子技術的開發與應用，大大促進了軍用設備及武器系統的發展，大幅度地提高了軍用設備及武器系統的應變能力和作戰能力。為了使軍用電子系統能在核爆炸、空間輻射及核動力等惡劣環境下穩定工作，必須對基礎元器件和集成電路進行抗輻射加固研究。特別是1983年美國開始實施星球大戰(戰略防禦)計劃以來，集成電路的抗輻射加固技術的研究受到高度重視。微電子技術的發展使宇宙航行、太空探測、軍用和民用衛星等空間電子系統發展起來，對微電子元器件及集成電路也提出高性能、多功能、高可靠、能抗空間各種輻射等要求，以提高空間微電子系統的可靠性和壽命。因而抗輻射加固微電子技術的研究成為一個重要課題。
[0003]輻射效應作用於電晶體可使其性能產生不同程度的影響，甚至失效。當電離輻射通過MOS結構的柵氧化層時，因其電離效應產生電子空穴對，電子能在外電場的作用下掃出氧化物，大部分空穴就會留在氧化物中成為陷阱電荷。此外電離輻射還能在Si/Si02界面產生界面陷阱電荷。這些產生的結果是MOSFET閾值電壓Vt的漂移，NMOS管閾值電壓向負方向漂移，PMOS管閾值電壓向正方向漂移,意圖如圖1所不。在一定程度下，就會直接導致NMOS管一直處於導通，而PMOS管不能導通，最終導致器件失效。因此對電晶體抗輻照加固是相當有必要的。
[0004]CMOS集成電路依然是現在的主流技術，它最顯著的優點就是功耗低，集成度高，抗中子輻射能力最強等顯著特點，因而體矽CMOS加固技術迅速獲得發展。但其最大問題就是電晶體之間的隔離，為此付出的代價就是晶片面積增加。美、日等國是目前在抗輻照加固領域最先進的國家。一些先進的抗輻照技術例如CM0S/S0S技術室在合成蘭寶石絕緣襯底上外延製作CMOS器件的技術，成功解決了介質隔離問題，具備很強的抗輻照能力，但是SOS加固存在主要問題都與材料有關，並且由於矽和蘭寶石之間應力的影響使得集成度受到限制。GaAs抗輻照器件由於具備高速、高頻、大功率、極高的抗輻射能力等特點也受到特別重視，但是在片尺寸、集成度和成品率方面一直受到挑戰，而且成本高使其應用受到限制。SOI技術是在絕緣襯底上形成單晶矽的技術，速度快、集成度高、無閉鎖、抗輻照能力強及工藝簡單等顯著特點成為現在最受重視的加固技術。
[0005]中國專利(CN102832250A)記載了一種分割環柵的抗輻照M0SFET，涉及半導體器件領域，尤其涉及一種分割環柵MOSFET的方法，對環柵MOSFET進行分割，解決環柵結構難以實現較小寬長比W/L的問題，以期減小溝道洩露電流和器件面積，根據分割區的不同提出三種結構，結構以的分割區用場氧實現，減小環柵柵寬W，而且有一定的抗輻照特性；結構二在分割區引入多晶矽柵，抑制源漏間寄生漏電溝道，有較強的抗輻照性能；結構三隻分割源/漏極，形成一種有抗輻照特性的電流鏡。[0006]中國專利(CN102522362A)記載了一種改進SOI結構抗輻照性能的方法，該方法包括以下步驟:對所述SOI結構進行質子、中子和Y射線等高能粒子注入，並執行退火操作。通過利用高能粒子注入在埋氧層中引入位移損傷，以此來提高SOI結構抗輻照的性能。
【發明內容】
[0007]本發明提出一種抗輻照器件結構，其特徵在於，所述抗輻照器件結構包括一半導體襯底，且於該半導體襯底上還設置有一核心邏輯模塊；
[0008]所述核心邏輯模塊包括若干偏置器件單元和一內建自優化器；
[0009]每個所述偏置器件單元中均包括一背柵偏置和至少一電晶體，且每個所述偏置器件單元中的所有所述電晶體均設置在所述背柵偏置上；
[0010]其中，所述內建自優化器分別與每個所述背柵偏置電連接，以通過所述背柵偏置調整設置在該背柵偏置上的電晶體的閾值電壓。
[0011]上述的抗輻照器件結構，其特徵在於，所述半導體襯底上還設置有若干管腳，且每個所述管腳均通過一掃描單元與所述核心邏輯模塊電連接；
[0012]其中，所有的所述掃描單元依次串聯形成一掃描測試結構。
[0013]上述的抗輻照器件結構，其特徵在於:所述半導體襯底上還設置有邊界掃描信號輸入端和輸出測試信號端，所述掃描測試結構的兩端分別與所述邊界掃描信號輸入端和所述輸出測試信號端電連接。
[0014]上述的抗輻照器件結構，其特徵在於:所述電晶體為體矽電晶體或絕緣體上矽電晶體。
[0015]上述的抗福照器件結構,其特徵在於:所述電晶體為絕緣體上娃電晶體或FinFET
電晶體。
[0016]上述的抗輻照器件結構，其特徵在於:所述絕緣體上矽電晶體包括一設置有N阱區和P阱區的背柵偏置層，所述N阱區和所述P阱區上均還覆蓋有一氧化層，且於所述氧化層上按照從下至上順序依次形成有溝道、柵氧化物層和柵極，所述溝道兩側分別形成有摻雜的源區和漏區；
[0017]其中，所述背柵偏置層與所述內建自優化器電連接，通過該內建自優化器給所述背柵偏置層施加相應偏置電壓，進而調節所述絕緣體上矽電晶體的閾值電壓。
[0018]上述的抗輻照器件結構，其特徵在於:所述FinFET電晶體包括一背柵偏置層，所述背柵偏置層上嵌入設置有絕緣結構，並在位於兩絕緣結構之間的背柵偏置層的表面上覆蓋有一絕緣層，並於該絕緣層上形成設置有源區、漏區和溝道區的鰭狀結構，一柵氧化物層覆蓋位於所述溝道區的鰭狀結構的表面，一柵極覆蓋所述柵氧化物層的表面；
[0019]其中，於所述柵氧化物外形成柵極。
[0020]上所述的抗輻照器件結構，其特徵在於:所述內建自優化器包括依次串聯的若干電阻，且相鄰的兩電阻之間均設置有偏置電壓輸出端，每個所述偏置電壓輸出端均與一偏置器件單元中的背柵偏置電連接，以調節該偏置器件單元中電晶體的閾值電壓。
[0021]上述的抗輻照器件結構，其特徵在於:根據每個所述偏置電壓輸出端要求輸出的電壓設置與該偏置電壓輸出端連接的電阻的阻值。
[0022]一種調整半導體器件閾值電壓的方法，其特徵在於，所述方法包括:[0023]提供一如權利要求1?9所述的抗輻照器件結構；
[0024]利用一掃描信號發生裝置向所述邊界掃描信號輸入端輸入邊界掃描測試信號，一信號檢測裝置檢測所述輸出測試信號端輸出的檢測信號，並將該檢測信號輸送至一預置有理想信號的對比裝置進行比對，若所述檢測信號與所述理想信號之間的差別在工藝需求允許的範圍，則停止檢測；
[0025]否則，通過所述內建自優化器改變各個所述偏置器件單元的背柵偏置，調節各個所述偏置器件單元內所述電晶體的閾值電壓；
[0026]繼續檢測調節後的輸出信號，重複以上步驟，直至所述輸出測試信號與所述理想信號近似程度滿足要求。
[0027]上述的實現方法，其特徵在於:所述內建自優化器內串聯有若干電阻，通過電阻分壓原理得到若干偏置電壓。
[0028]上述的實現方法，其特徵在於:所述偏置電壓連接至每個所述偏置器件單元的背柵，調節每個所述偏置器件單元內電晶體的閾值電壓。
[0029]本發明提出了一種基於背柵電晶體的抗輻照技術及其實現方法，這種背柵電晶體可以是體矽上電晶體，也可以是絕緣體上矽電晶體，通過邊界掃描測試檢測，內建自優化器調節背柵偏置可有效抑制電晶體的閾值電壓偏移，從而改善電晶體的性能，達到抗輻照的功能。本發明的抗輻照技術具有集成度高，速度快，抗輻照能力強等特點，並且成本低，工藝簡單，易於實現。
【專利附圖】
【附圖說明】
[0030]圖1輻射效應導致電晶體閾值電壓偏移的示意圖；
[0031]圖2 —種帶背柵偏置的體矽Finfet結構示意圖；
[0032]圖3 —種帶背柵的絕緣體上矽MOS電晶體結構示意圖；
[0033]圖4本發明基於背柵電晶體的抗輻照技術的實現圖；
[0034]圖5本發明抗輻照技術的具體實施步驟圖；
[0035]圖6本發明具體實施例中電晶體閾值電壓偏移示例圖；
[0036]圖7本發明內建自優化器提供不同背柵偏壓的實現示例圖。
【具體實施方式】
[0037]下面結合附圖對本發明的【具體實施方式】作進一步的說明:
[0038]本發明提出的抗輻照技術是基於一種帶有背柵偏置的電晶體結構，既可以是體矽電晶體，也可以是絕緣體上矽(SOI)電晶體；可以是一般的MOS電晶體，也可以是新興的Finfet電晶體。一種帶背柵偏置的體矽Finfet結構如圖2所示，其中，I為襯底，同時也是電晶體的背柵偏置層，2為摻雜的源區或者漏區，3為柵氧化物層，4為電晶體的柵極，5為電晶體的Fin溝道，6為絕緣結構，7為絕緣氧化物層，同時也構成了背柵的氧化層。背柵偏置層I上嵌入設置有絕緣結構6，並在位於兩絕緣結構6之間的背柵偏置層I的表面上覆蓋有一絕緣氧化物層層7，並於該絕緣氧化物層7上形成設置有源區、漏區2和溝道區5的鰭狀結構，一柵氧化物層3覆蓋位於所述溝道區5的鰭狀結構的表面，一柵極4覆蓋所述柵氧化物層3的表面；柵極4形成於柵氧化物層3外.。背柵氧化層7厚度很薄，通過對背柵加偏壓，可以有效控制Fin溝道內載流子，從而改變電晶體的閾值電壓。
[0039]一種帶背柵的絕緣體上矽MOS電晶體結構如圖3所示，其中，2為摻雜的源區或者漏區，3為柵氧化物層，4為電晶體的柵極，5為電晶體的溝道，8為氧化層(Β0Χ)，同時構成背柵的氧化層，9為隔離牆。絕緣體上矽電晶體包括一設置有N阱區和P阱區的背柵偏置層，N阱區和P阱區上均還覆蓋有一氧化層8，且於氧化層8上按照從下至上順序依次形成有溝道5、柵氧化物層3和柵極4，所述溝道5兩側分別形成有摻雜的源區和漏區2 ;其中，背柵偏置層與內建自優化器電連接，通過該內建自優化器給背柵偏置層施加相應偏置電壓，進而調節絕緣體上矽電晶體的閾值電壓。這種帶背柵的電晶體擁有極薄的氧化層8和溝道層5，從而在給背柵加偏置時能夠有效控制溝道中的載流子，從而可以調節電晶體的閾值電壓。
[0040]本發明提出的基於背柵電晶體的抗輻照技術的實現圖如圖4所示。一個晶片可以分為很多個偏置器件單元，如偏置器件單元1，偏置器件單元2等。對每個偏置器件單元來說，它們擁有共同的背柵偏置，所有的背柵偏置都由內建自優化器(Built-1nSelf-Optimizer)來控制調節。該內建自優化器可為各個偏置器件單元提供不同的背柵偏壓。晶片上還設置有邊界掃描信號輸入端、輸出測試信號端，其中，晶片管腳與邊界掃描單元一一對應電連接，邊界掃描單元之間相互串聯並設置於抗輻照器件周圍，用以邊界掃描測試。晶片在一段時間後由於受到輻射或者由於器件老化造成晶片內電晶體的閾值電壓發生漂移，電晶體性能下降甚至失效。此時通過信號邊界掃描信號輸入端輸入一連串測試信號，通過信號輸出測試信號端輸出與理想信號進行對比，內建自優化器通過相背柵偏置施加電壓，不斷調節每個模塊的背柵偏置，反覆進行測試調節，直至輸出的測試信號最接近理想的輸出信號。本發明通過調節背柵偏置的方法達到了抗輻照的目的。本發明邊界掃描測試分析的周期可以人為設定，例如可以是I周，I個月，甚至I年。
[0041]邊界掃描測試技術(Boundary Scan Test)是一種應用與集成電路器件的測試性結構設計方法，它能夠找出功能不良的數字器件，另外還能完成一些功能測試。所謂「邊界」是指測試電路被設置在集成電路器件功能邏輯電路的四周，位於靠近器件輸入、輸出管腳的邊界處，所謂「掃描」是指連接器件各輸入、輸出管腳的測試電路實際上是一個串行移位寄存器，這種串行移位寄存器被叫做掃描路徑，沿著這條路徑可輸入各種組成編碼，對電路進行掃描式檢測，判斷輸出結果是否正確。邊界掃描測試擁有較短的測試開發時間，成本低，效率高等優點。
[0042]由以上分析，本發明抗輻照技術的具體實施步驟如圖5所示:
[0043]提供一抗輻照器件結構；
[0044]利用一掃描信號發生裝置向邊界掃描信號輸入端輸入邊界掃描測試信號，一信號檢測裝置檢測輸出測試信號端輸出的檢測信號，並將該檢測信號輸送至一預置有理想信號的對比裝置進行比對，若檢測信號與理想信號之間的差別在工藝需求允許的範圍，則停止檢測；
[0045]否則，通過內建自優化器改變各個偏置器件單元的背柵偏置，調節各個偏置器件單元內電晶體的閾值電壓；
[0046]繼續檢測調節後的輸出信號，重複以上步驟，直至輸出測試信號與理想信號近似程度滿足要求。
[0047]假設晶片在輻射或者老化後，電晶體的閾值電壓發生漂移，則漂移結果如圖6所示。例如偏置器件模塊I中電晶體的閾值電壓平均偏移-0.6V，偏置器件模塊6中電晶體的閾值電壓平均偏移0.1V。在邊界掃描測試檢測後,測試輸出信號與理想信號偏差較大，此時內建自優化器調節各個塊的背柵偏置，從而中和由於輻射或者器件老化導致閾值電壓的偏移，在不斷調試過後，內建自優化器為每個塊提供不同的背柵偏壓，使得各個塊內閾值電壓偏移達到最小，使晶片性能最優化。內建自優化器為每個偏置器件模塊提供不同偏壓的方式可以如圖7所示，在電壓+V和-V之間連接許多電阻，這些電阻阻值可以相等，也可以不相等，如果連接的電阻足夠多，根據電阻分壓就可以得到+V和-V之間一些列電壓值。例如圖7中，+V=2V, -V=-2V，兩個電壓之間可以得到8個偏置，分別為1.6V，1.2V，0.8V,
0.4V，-0.4V，-0.8V，-1.2V，-1.6V，這些不同的偏壓連接至不同的塊的背柵，調節各個塊內電晶體的閾值電壓，使得閾值電壓偏移達到最小。
[0048]基於以上分析，本發明提出了一種基於背柵電晶體的抗輻照技術及其實現方法，這種背柵電晶體可以是體矽上電晶體，也可以是絕緣體上矽電晶體，通過邊界掃描測試檢測，內建自優化器調節背柵偏置可有效抑制電晶體的閾值電壓偏移，從而改善電晶體的性能，達到抗輻照的功能。本發明的抗輻照技術具有集成度高，速度快，抗輻照能力強等特點，並且成本低，工藝簡單，易於實現。
[0049]通過說明和附圖，給出了【具體實施方式】的特定結構的典型實施例，基於本發明精神，還可作其他的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為局限。
[0050]對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
【權利要求】
1.一種抗輻照器件結構，其特徵在於，所述抗輻照器件結構包括一半導體襯底，且於該半導體襯底上還設置有一核心邏輯模塊； 所述核心邏輯模塊包括若干偏置器件單元和一內建自優化器； 每個所述偏置器件單元中均包括一背柵偏置和至少一電晶體，且每個所述偏置器件單元中的所有所述電晶體均設置在所述背柵偏置上； 其中，所述內建自優化器分別與每個所述背柵偏置電連接，以通過所述背柵偏置調整設置在該背柵偏置上的電晶體的閾值電壓。
2.根據權利要求1所述的抗輻照器件結構，其特徵在於，所述半導體襯底上還設置有若干管腳，且每個所述管腳均通過一掃描單元與所述核心邏輯模塊電連接； 其中，所有的所述掃描單元依次串聯形成一掃描測試結構。
3.根據權利要求2所述的抗輻照器件結構，其特徵在於:所述半導體襯底上還設置有邊界掃描信號輸入端和輸出測試信號端，所述掃描測試結構的兩端分別與所述邊界掃描信號輸入端和所述輸出測試信號端電連接。
4.根據權利要求1所述的抗輻照器件結構，其特徵在於:所述電晶體為體矽電晶體或絕緣體上娃電晶體。
5.根據權利要求1所述的抗輻照器件結構，其特徵在於:所述電晶體為絕緣體上矽電晶體或FinFET電晶體。
6.根據權利要求5所述的抗輻照器件結構，其特徵在於:所述絕緣體上矽電晶體包括一設置有N阱區和P阱區的`背柵偏置層，所述N阱區和所述P阱區上均還覆蓋有一氧化層，且於所述氧化層上按照從下至上順序依次形成有溝道、柵氧化物層和柵極，所述溝道兩側分別形成有摻雜的源區和漏區； 其中，所述背柵偏置層與所述內建自優化器電連接，通過該內建自優化器給所述背柵偏置層施加相應偏置電壓，進而調節所述絕緣體上矽電晶體的閾值電壓。
7.根據權利要求5所述的抗輻照器件結構，其特徵在於:所述FinFET電晶體包括一背柵偏置層，所述背柵偏置層上嵌入設置有絕緣結構，並在位於兩絕緣結構之間的背柵偏置層的表面上覆蓋有一絕緣氧化物層，並於該絕緣層上形成設置有源區、漏區和溝道區的鰭狀結構，一柵氧化物層覆蓋位於所述溝道區的鰭狀結構的表面，一柵極覆蓋所述柵氧化物層的表面； 其中，於所述柵氧化物外形成柵極。
8.根據權利要求1所述的抗輻照器件結構，其特徵在於:所述內建自優化器包括依次串聯的若干電阻，且相鄰的兩電阻之間均設置有偏置電壓輸出端，每個所述偏置電壓輸出端均與一偏置器件單元中的背柵偏置電連接，以調節該偏置器件單元中電晶體的閾值電壓。
9.根據權利要求1所述的抗輻照器件結構，其特徵在於:根據每個所述偏置電壓輸出端要求輸出的電壓設置與該偏置電壓輸出端連接的電阻的阻值。
10.一種調整半導體器件閾值電壓的方法，其特徵在於，所述方法包括: 提供一如權利要求1~9所述的抗輻照器件結構； 利用一掃描信號發生裝置向所述邊界掃描信號輸入端輸入邊界掃描測試信號，一信號檢測裝置檢測所述輸出測試信號端輸出的檢測信號，並將該檢測信號輸送至一預置有理想信號的對比裝置進行比對，若所述檢測信號與所述理想信號之間的差別在工藝需求允許的範圍，則停止檢測； 否則，通過所述內建自優化器改變各個所述偏置器件單元的背柵偏置，調節各個所述偏置器件單元內所述電晶體的閾值電壓； 繼續檢測調節後的輸出信號，重複以上步驟，直至所述輸出測試信號與所述理想信號近似程度滿足要求。
11.根據權利要求10所述的實現方法，其特徵在於:所述內建自優化器內串聯有若干電阻，通過電阻分壓原理得到若干偏置電壓。
12.根據權利要求11所述的實現方法，其特徵在於:所述偏置電壓連接至每個所述偏置器件單元的背 柵，調節每個所述偏置器件單元內電晶體的閾值電壓。
【文檔編號】H01L27/04GK103824856SQ201410074966
【公開日】2014年5月28日 申請日期:2014年3月3日 優先權日:2014年3月3日
【發明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司