比特洩漏控制方法及系統的製作方法
2023-05-13 01:26:21
專利名稱：比特洩漏控制方法及系統的製作方法
技術領域：
本發明涉及信號傳輸技術，特別是指一種比特洩漏控制方法及系統。
背景技術：
在通信技術領域，為了提高信號傳輸效率，一般採取在發送端，將多路低速異步時鐘域信號映射復用為高速信號進行傳輸，而在接收端，則對接收到的高速信號進行解映射和解復用恢復出原始信號。然而，在發送端對異步時鐘域信號進行映射和復用的過程中，為了提供通信管理和信道監控，增強通信網絡的可維護性，往往需要插入開銷字節，而為了實現信號在映射，即裝入虛容器中時的速率適配，往往需要填充比特。這樣，當在接收端對接收到的信號進行解映射和解復用的過程中，就需要從中取出插入的開銷和填充的比特，這樣一來就會造成接收端信號的空缺，致使信號產生較大的抖動，嚴重影響信號質量。這種情況在中繼傳輸中尤為嚴重，由於通過多次中繼傳輸之後，信號抖動也會逐級累加，導致信號質量的不斷劣化，最終造成較高的誤碼率。
由於信號抖動的主要原因是復用解復用以及映射解映射過程中的指針調整和比特調整。因此針對上述問題，目前普遍採取在對接收到的信號進行解映射解復用的過程中控制比特洩漏的方法來減小因取出插入的開銷和填充的比特所導致的信號抖動。目前控制比特洩漏的方法主要採取首先，統計設定時間內的高低階指針調整次數，並暫存統計得到的指針調整次數。其次，由外部CPU讀取暫存的指針調整次數，並將該指針調整次數折算為比特調整數；例如，一次指針調整為1個字節，對應8比特(bit)，因此比特調整數為指針調整次數乘以8。再次，用該統計時間內的幀數除以該比特調整數，得到每多少幀洩漏1比特，即比特洩漏率。最後，按照計算得到的比特洩漏率控制比特洩漏。
然而，上述控制比特洩漏的方法存在以下問題採取統計指針調整次數的方式控制比特洩漏，洩漏不精確，導致業務抖動性能損傷較大。其次，採用軟體方式計算比特洩漏率一般存在定時不準確、響應不及時以及近似計算等問題，因此會對輸出信號的抖動產生不良的影響。而且，該方法過分依賴於程序，以致一旦出現程序「跑飛」或「吊死」等情況，洩漏率將無法更新，最終導致業務抖動性能的急劇劣化，甚至產生誤碼中斷業務。隨著系統容量不斷擴大，低階業務通路不斷增加，勢必造成指針洩漏對系統軟體依賴程度不斷加大。最終導致上述問題進一步嚴重。另外，上述方法僅適用於只使用指針調整吸收復用信號頻偏的SDH或SONET系統中，而對於使用碼速率調整來吸收信號頻偏的系統，如對於不但使用指針調整吸收復用信號頻偏，還會用碼速率調整來吸收信號的頻偏的PDH混合系統來說，該方法就無法使用，因而具有一定的局限性。
發明內容
有鑑於此，本發明的主要目的在於提供一種比特洩漏控制方法及系統，解決在對信號進行解映射和解復用時由於取出插入的開銷和填充的比特所導致的信號抖動比較大的問題。
本發明提供的比特洩漏控制方法主要包括如下步驟a、將數據信號寫入設置的緩存單元中；b、獲取在每個設定基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數；c、按照得到的比特增減數控制緩存單元中的數據信號進行比特洩漏。
在上述方法中，所述步驟b進一步包括以緩存單元中所存儲數據信號偏離中線的比特數修正所述比特增減數；所述步驟c為按照修正後的比特增減數控制緩存單元中的數據信號進行比特洩漏。
在上述方法的步驟b中，所述修正比特增減數的步驟包括將緩存單元中所存儲數據信號偏離中線的比特數與所述比特增減數相加。
在上述方法中，所述步驟b進一步包括計算每個基準時長與所述比特增減數的商，得到比特洩漏率；所述步驟c為按照所述比特洩漏率控制緩存單元中的數據信號進行比特洩漏。
在上述方法的步驟b中，所述獲取比特增減數的包括b1、在每個寫入緩存單元中的數據信號的時鐘信號到來時，使預先設置的可逆計數器作加1操作，當標稱時鐘信號到來時，使該可逆計數器作減1操作；b2、當設定的基準時鐘信號到來時，鎖存得到的計數值，得到在該基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數，同時將該可逆計數器復位到初始狀態，以進行下一基準時段的比特計數。
在上述方法中，所述基準時長為2i個復幀，其中，i為0至31之間的正整數；並且所述步驟c包括c1、在每個復幀幀頭到來時以所述比特增減數作為步進值進行循環累加，並判斷累加值是否大於或等於2i，如果是，則控制緩存單元中的數據信號在當前幀洩漏1比特；否則，繼續執行步驟c1。
在上述方法的步驟c1中，當所述累加值大於或等於2i時，將它們的差值保留到下一次累加過程進行累加；當所述累加值小於2i時，直接將所述累加值保留到下一次累加過程進行累加。
在上述方法的步驟c1中，所述控制緩存單元中的數據信號洩漏1比特的步驟包括在對應於當前幀的標稱時鐘信號的基礎上調整1個脈衝生成去抖動時鐘信號，並使用該去抖動時鐘信號讀取緩存單元中的數據信號，實現控制緩存單元中的數據信號在當前幀洩漏1比特。
在上述方法中，所述i為16。
在上述方法中，所述步驟c包括當所述比特增減數為正值時，控制緩存單元中的數據信號進行正洩漏；當所述比特增減數為負值時，控制緩存單元中的數據信號進行負洩漏。
在上述方法中，所述數據信號為解映射得到的異步數據信號，所述標稱時鐘信號為帶缺口的2.048MHz和1.544MHz時鐘信號。
本發明提供的比特洩漏控制系統主要包括緩存單元、標稱時鐘產生單元、洩漏使能產生單元和洩漏控制單元；其中，所述緩存單元用於存儲數據信號；標稱時鐘產生單元用於產生標稱時鐘信號；洩漏使能產生單元用於獲取每個基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數，並根據所述比特增減數產生洩漏使能信號；洩漏控制單元用於根據洩漏使能信號控制緩存單元中的數據信號進行比特洩漏。
在上述系統中，所述洩漏使能產生單元包括基準時鐘產生單元、可逆計數器和累加溢出型除法器；其中，所述基準時鐘產生單元用於產生基準時鐘信號；可逆計數器用於在每個基準時段內對緩存單元中的數據信號相對標稱時鐘信號的比特增減數進行計數；累加溢出型除法器用於以所述計數得到的比特增減數作為步進值進行循環累加，並當所述累加值大於或等於二進位的2i時，產生洩漏使能信號；所述洩漏控制單元根據所述比特增減數的極性以及來自累加溢出型除法器的洩漏使能信號控制緩存單元中的數據信號在當前幀洩漏1比特。
在上述系統中，累加溢出型除法器包括加法器、比較器以及寄存器；其中，所述加法器用於實現所述計數值的累加；所述比較器用於比較累加值與二進位的2i，並當所述累加值大於或等於2i時，產生洩漏使能信號，並輸出累加值與2i的差值；當累加值小於2i時，直接輸出該累加值；所述寄存器用於鎖存比較器的輸出值，以便實現下一次累加。
在上述系統中，所述洩漏控制單元為去抖動時鐘產生單元，用於根據接收到的洩漏極性和洩漏使能信號在標稱時鐘信號的基礎上調整脈衝生成去抖動時鐘信號，以實現對緩存單元中的數據信號的洩漏控制。
在上述系統中，所述系統進一步包括偏離中線比特計數單元，該偏離中線比特計數單元用於對緩存單元中所存儲數據信號偏離中線的比特數進行計數，得到所存儲數據信號的偏離中線比特數；並且所述洩漏使能產生單元進一步包括修正單元，該修正單元用於根據偏離中線比特數對鎖存的計數值進行修正，得到修正後的計數值；所述累加溢出型除法器用於以所述修正後的計數值作為步進值進行循環累加。
在上述系統中，所述緩存單元為深度為128，寬度為1的同步先進先出FIFO存儲器，該FIFO存儲器包括隨機存儲器RAM、寫地址產生單元和讀地址產生單元。
綜上所述，本發明方案採取比特統計方式實現對數據信號的比特洩漏控制，與現有技術中先統計指針調整次數，再折算比特調整數的方式相比，統計精度大大提高，洩漏控制精度得到大大改善，從而解決了現有技術中業務抖動性能損傷較大的問題。而且，本發明的比特洩漏控制系統採用硬體方式實現比特洩漏控制，例如採用可逆計數器對調整比特進行計數，利用累加溢出型除法器實現比特洩漏控制等。因而避免了現有技術中採用軟體方式計算比特洩漏率來實現比特洩漏控制所存在的定時不準確、響應不及時以及近似計算等問題，所以，與現有技術相比，本發明對信號抖動性能的問題可以進一步得到改善。而且，通過可逆計數器方式進行比特計數，計數方法簡單準確，耦合性低，通用性強，具有很好的可移植性。採用累加溢出型除法器實現比特洩漏控制，洩漏控制準確，有利於抖動性能的優化。此外，通過硬體方式實現比特洩漏控制，避免了對程序的依賴性，可靠性和及時性也大大提高。而且，本發明的比特洩漏控制方案是一種自修正比特洩漏控制方法，因此能夠較好地抑制由於突發抖動造成的業務短期劣化。另外，由於本發明採用比特調整的方式，因此，可以適用於SDH、SONET系統或PDH混合系統，相比較於現有技術而言，適用性大大提高。
圖1為根據本發明一實施例的比特洩漏控制方法流程圖。
圖2為根據本發明一實施例的比特洩漏控制系統結構示意圖。
圖3為根據本發明另一實施例的比特洩漏控制系統結構示意圖。
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明作進一步的詳細描述。
本發明的核心思想是將數據信號寫入設置的緩存單元中，然後獲取在每個設定基準時長內寫入緩存單元中的數據信號相對標稱時鐘信號的比特增減數，最後按照得到的比特增減數控制緩存單元中的數據信號進行比特洩漏。
下面通過一具體實施例詳細說明根據本發明的比特洩漏控制方法，該方法流程如圖1所示，具體包括如下步驟步驟101將解映射得到的E1或DS1數據信號直接寫入設置的緩存單元中。
其中，該緩存單元可以是深度為128，寬度為1比特的同步先進先出(FIFO)存儲器，該FIFO存儲器具體可以包括隨機存儲器(RAM)、寫地址產生單元和讀地址產生單元。
步驟102計算每個設定基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數。
其中，寫入緩存單元的數據信號可以為解映射得到的異步數據信號，如E1，DS1等，而標稱時鐘信號為帶缺口的2.048MHz和1.544MHz時鐘信號。如本領域所公知，E1的標稱速率是2.048Mbps，在SDH系統中，每個STM-1幀的長度為125us，因此標稱速率的E1信號在一幀中傳送的比特數為2.048Mbps乘以125us，即256比特。用125us內實際接收到的E1比特數減去256，即可得到在每幀中，實際接收到的E1信號相對於標稱速率的E1信號的比特增減數。
該步驟在具體實施時可以通過設置可逆計數器來實現，具體採取在每個寫入緩存單元中的E1信號的時鐘信號到來時，使該預先設置的計數器作加1操作，而當標稱速率的E1信號的時鐘信號，即標稱時鐘信號到來時，使該計數器作減1操作。然後當設定的基準時鐘信號到來時，鎖存該計數器的計數值，即得到如上所述的比特增減數，並且假設該計數值為bitsum。此外，還需要將該計數器復位到初始狀態，以進行下一基準時段的比特計數。
另外，上述基準時長是指預先設定的統計比特增減數的時間基準，該時間基準可以是任意度量單位的時間段。此處，由於在SDH傳輸系統中，基幀頻率為8000Hz，因此1秒又等效為8000基幀。所以，為了方便起見，在後續計算中以幀作為時間基準單位，並以每2i個復幀作為一個基準時段，也即一個基準時長為2i個復幀，其中，每四個基幀組成一個復幀，i為0至31之間的正整數。而上述基準時鐘信號可以通過設置的基準時鐘產生單元來產生，該基準時鐘產生單元可以採用i位的計數器來實現。例如，當i取16時，該基準時鐘產生單元可以採用16位計數器實現，每接收到一個復幀幀頭信號，使計數器作加1計數，而當接收到216＝65536個復幀後，輸出1個基準時鐘信號。
步驟103按照得到的比特增減數控制緩存單元中的數據信號進行比特洩漏。
下面說明該步驟的具體實現方式，該步驟可以通過以下兩種實施方式實現，其中，第一種實施方式包括如下步驟首先，用基準時長除以得到的比特增減數，得到比特洩漏率。
其中，當基準時長為2i個復幀時，比特洩漏率leakrate=2ibitsum,]]>表示每洩漏1比特需要多少幀。
其次，以緩存單元中所存儲數據信號偏離中線的比特數作為修正係數，修正計算得到的比特洩漏率。
在本步驟中，由於實際應用的i值通常為16或者更大，這樣就會使計數時間比較長，通常為十幾秒到幾十秒。而傳輸網中，E1的抖動變化往往較快，因此基於時間計數的比特洩漏顯得響應時間過長，有可能導致緩存單元溢出，最終導致傳輸誤碼。為了加快響應速度，可以利用緩存單元中所存儲比特數偏離中線的比特數，假設為bitnum對比特洩漏率進行修正。bitnum可以通過如下公式計算得到bitnum＝y-x-d/2y為讀地址指針，x為寫地址指針，d為緩存單元的深度，得到的bitnum可以為正值、負值或零，即當緩存單元中所存儲數據的比特數大於FIFO中線值d/2時，所述偏離中線的比特數為正值；當所存儲數據的比特數等於所述中線值時，所述偏離中線的比特數為零；當所存儲數據的比特數小於所述中線值時，所述偏離中線的比特數為負值。假設比特增減數與偏離中線比特數的和為bitlk，即bitlk＝bitsum+bitnum，則修正的比特洩漏率leakrate為leakrate=2ibitlk]]>最後，按照修正後的比特洩漏率控制緩存單元中的數據信號進行比特洩漏。
通常，比特洩漏可以包括正洩漏和負洩漏。相應地，本步驟中的按照比特洩漏率控制數據信號進行比特洩漏則具體可以包括根據所述比特洩漏率的極性或正負來確定進行正洩漏或負洩漏，即當比特洩漏率為正值時，進行正洩漏，如使當前幀多輸出1比特，而當比特洩漏率為負值時，進行負洩漏，如使當前幀少輸出1比特。值得注意的是，此處的當前幀是指當前復幀，而且在後面描述中也同樣是指復幀。
以上說明了根據本發明第一實施例的比特洩漏控制方法。其中bitnum的值每幀更新一次，在上述方法流程中，使用緩存單元中所存儲數據信號偏離中線的比特數修正比特洩漏率，並根據修正後的比特洩漏率控制緩存單元中數據信號的比特洩漏。當然，本發明也可以不對比特洩漏率進行修正，而直接根據未修正的比特洩漏率控制比特洩漏。而當採取根據未修正的比特洩漏率leakrate=2ibitsum]]>控制比特洩漏的方式時，只需將上述累加步進值由bitlk替換為bitsum即可，其它過程與上述過程相同，此處不再贅述。
下面說明上述步驟103，即根據比特比特增減數控制緩存單元中的數據信號進行比特洩漏的第二種實施方式，該方式通過設置的累加溢出型除法器實現比特洩漏控制。此時，該步驟具體包括如下步驟首先，以緩存單元中所存儲數據信號偏離中線的比特數作為修正係數，修正計數得到的比特增減數。
其中，修正比特增減數具體可以採取將緩存單元中所存儲數據信號偏離中線的比特數與所述比特增減數相加，得到bitlk＝bitsum+bitnum。
其次，按照修正後的比特增減數bitlk控制緩存單元中的數據信號進行比特洩漏。
在該步驟中，可以採取以bitlk作為累加溢出型除法器的步進值，在每個復幀幀頭到來時進行循環累加，即使得sum＝sum+bitlk，並且當每次的累加值大於或等於二進位的2i(i為0至31之間的正整數，i優選16)，即sum≥2i時，產生洩漏使能，從而使緩存單元中的數據在當前幀洩漏1比特，並且還可以將累加值與2i的差值，即sum-2i保留到下一次進行累加，即在下一個復幀幀頭到來時，計算sum-2i+bitlk，從而提高比特洩漏的控制精度；當sum＜2i時，繼續在下一復幀幀頭到來時進行累加，即計算sum+bitlk。
由此，可以看出每個復幀有一個洩漏機會，當洩漏使能時，該復幀可以洩漏1比特，從而實現對緩存單元中所存儲數據的比特洩漏控制。而且可以根據bitlk的極性或正負來控制進行正洩漏或負洩漏，即當bitlk為正值時，控制緩存單元中的數據信號進行正洩漏；當所述bitlk為負值時，控制緩存單元中的數據信號進行負洩漏。
另外，上述控制緩存單元中的數據在當前幀洩漏1比特的步驟具體可以採取在對應於當前幀的標稱時鐘信號的基礎上調整1個脈衝，以生成去抖動時鐘信號，並使用該去抖動時鐘信號讀取緩存單元中存儲的數據信號，從而實現控制緩存單元中所存儲數據信號在當前幀洩漏1比特。
以上說明了通過修正後的比特增減數控制比特洩漏的方法，當然本發明也可以不對比特增減數進行修正，而是根據統計得到的比特增減數直接控制比特洩漏，此時，在上述步驟103中，只需直接以每個基準時段內計數得到的計數值bitsum作為累加溢出型除法器的步進值即可，其它步驟與上述根據修正後的比特增減數進行比特洩漏控制的方法相似，此處不再贅述。
以上說明了本發明實施例的比特洩漏控制方法，下面說明根據本發明的比特洩漏控制系統，該系統結構如圖2和圖3所示，主要包括緩存單元10、標稱時鐘產生單元20、洩漏使能產生單元30和洩漏控制單元40。其中，緩存單元10用於暫存解映射得到的數據信號，如E1，DS1等，它可以是深度為128，寬度為1的同步FIFO。標稱時鐘產生單元20用於利用高頻系統時鐘產生標稱時鐘信號，如帶缺口的2.048MHz和1.544MHz時鐘信號。洩漏使能產生單元30用於獲取每個基準時長內寫入緩存單元中的數據信號相對於標稱時鐘信號的比特增減數，並根據所述比特增減數產生洩漏使能信號。洩漏控制單元40用於根據洩漏使能信號控制緩存單元中的數據信號進行比特洩漏。
如圖2所示，在根據本發明一實施例的比特洩漏控制系統中，上述洩漏使能產生單元可以包括基準時鐘產生單元、可逆計數器和累加溢出型除法器。
其中，基準時鐘產生單元用於產生基準時鐘信號，如每接收到2i個復幀，產生一個基準時鐘信號，從而基準時長為2i個復幀，i為0至31之間的正整數，基準時鐘產生單元可通過i位計數器來實現。例如，當i取16時，基準時鐘產生單元可以採用16位計數器來實現，即每接收到一個復幀幀頭信號，使計數器作加1計數，當接收到216＝65536個復幀後，輸出1個基準時鐘信號。
可逆計數器用於對在每個基準時段內緩存單元中的數據信號相對標稱時鐘信號的比特增減數進行計數，即當與存入緩存單元中的數據信號對應的缺口時鐘信號到來時作加1操作，而當標稱時鐘信號到來時，作減1操作，當設定的基準時鐘信號到來時，鎖存得到的計數值，從而得到業務數據相對標稱速率數據的比特增減數bitsum，同時將該計數器復位到初始狀態，以進行下一基準時段的比特計數。
累加溢出型除法器用於以可逆計數器的計數值作為步進值進行循環累加，並當累加值大於或等於二進位的2i，即sum≥2i，如215時，產生洩漏使能信號。同時，該累加溢出型除法器在每個復幀幀頭到來時清零並繼續累加。由此，可以看出，通過這種方式，可以使得每個復幀都有一個洩漏機會，當洩漏使能時，該復幀可以洩漏1比特，從而實現比特洩漏控制。
該累加溢出型除法器具體可以包括加法器、寄存器和比較器。其中，加法器用於實現sum+bitlk。寄存器用於鎖存得到的累加值sum或sum-2i，以便實現下一次累加，即寄存器在每個復幀幀頭到來時，將鎖存的值sum或sum-2i輸送到加法器，並進行清零。比較器用於接收加法器的輸出值sum，對sum與預先設置的2i進行比較，並當sum≥2i時，輸出洩漏使能信號，從而控制在一個復幀內洩漏1比特，同時將sum-2i的值輸送到寄存器中，以進行下一此累加；當sum＜2i時，則直接將累加值sum輸送到寄存器中，以進行下一此累加。
洩漏控制單元根據可逆計數器計數得到的比特增減數的極性以及來自累加溢出型除法器的洩漏使能信號控制緩存單元中的數據信號在當前幀內洩漏1比特，即當洩漏使能有效，且當前洩漏極性為正時，發生正洩漏，當前幀多輸出一比特；當洩漏使能有效，且當前洩漏極性為負時，發生負洩漏，當前幀少輸出一比特。
洩漏控制單元可以採用去抖動時鐘產生單元，該去抖動時鐘產生單元根據接收到的洩漏極性和洩漏使能信號在標稱時鐘信號的基礎上調整脈衝生成去抖動時鐘信號，當洩漏極性為正，且洩漏使能有效時，進行正洩漏，多輸出一個時鐘使能，從緩存單元中多讀出一比特；當洩漏極性為負，且洩漏使能有效時，進行負洩漏，輸出一個時鐘使能，從緩存單元中少讀出一比特。這樣就實現了對比特洩漏的控制，能夠將由於指針調整或比特調整所導致的低頻高振幅抖動轉換為高頻低振幅抖動，從而達到優化抖動性能的目的。另外，洩漏控制單元也可以採用其它方式實現。
圖3示出根據本發明另一實施例的比特洩漏控制系統結構。如圖所示，該系統在圖2所示系統結構的基礎上進一步包括偏離中線比特計數單元50。另外，上述洩漏使能產生單元30進一步包括修正單元。
其中，偏離中線比特計數單元50用於對緩存單元中所存儲數據信號偏離中線的比特數進行計數，得到所存儲數據信號的偏離中線比特數。如圖3所示，偏離中線比特計數單元50可以根據接收自寫地址產生單元和讀地址產生單元的值實現對所存儲數據信號的偏離中線比特數的計數。
修正單元用於根據偏離中線比特數對可逆計數器鎖存的計數值進行修正，得到修正後的計數值。可以看出，該實施例與上一實施例的不同之處在於，可逆計數器的計數值輸出到修正單元，並由修正單元對計數值進行修正，從而可以進一步提高洩漏控制精度。
在該系統中，累加溢出型除法器用於以修正後的計數值作為步進值進行循環累加。累加溢出型除法器以及其他組成部分的結構與圖2所示系統的相應部分結構完全相同，此處不再贅述。
這樣，本發明就通過比特統計方式實現了對解映射解復用所得數據的比特洩漏控制。本發明採用可逆計數器對調整比特進行計數，計數方法簡單準確，設計耦合性低，通用性強，具有很好的可移植性。而且利用累加溢出型除法器實現比特洩漏控制，因此洩漏控制準確，有利於抖動性能的優化。本發明採用硬體方式實現比特洩漏控制，相對於現有技術的軟體方式而言，使得可靠性和及時性大大提高。另外，本發明的比特洩漏控制方法是一種自修正比特洩漏控制方法，因此能夠較好地抑制由於突發抖動造成的業務短期劣化。
總之，以上所述僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。
權利要求
1.一種比特洩漏控制方法，其特徵在於，該方法包括a、將數據信號寫入設置的緩存單元中；b、獲取在每個設定基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數；c、按照得到的比特增減數控制緩存單元中的數據信號進行比特洩漏。
2.根據權利要求1所述的方法，其特徵在於，所述步驟b進一步包括以緩存單元中所存儲數據信號偏離中線的比特數修正所述比特增減數；所述步驟c為按照修正後的比特增減數控制緩存單元中的數據信號進行比特洩漏。
3.根據權利要求2所述的方法，其特徵在於，步驟b中，所述修正比特增減數的步驟包括將緩存單元中所存儲數據信號偏離中線的比特數與所述比特增減數相加。
4.根據權利要求1至3中任一項所述的方法，其特徵在於，所述步驟b進一步包括計算每個基準時長與所述比特增減數的商，得到比特洩漏率；所述步驟c為按照所述比特洩漏率控制緩存單元中的數據信號進行比特洩漏。
5.根據權利要求1至3中任一項所述的方法，其特徵在於，步驟b中，所述獲取比特增減數的步驟包括b1、在每個寫入緩存單元中的數據信號的時鐘信號到來時，使預先設置的可逆計數器作加1操作，當標稱時鐘信號到來時，使該可逆計數器作減1操作；b2、當設定的基準時鐘信號到來時，鎖存得到的計數值，得到在該基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數，同時將該可逆計數器復位到初始狀態，以進行下一基準時段的比特計數。
6.根據權利要求1所述的方法，其特徵在於，所述基準時長為2i個復幀，其中，i為0至31之間的正整數；並且所述步驟c包括c1、在每個復幀幀頭到來時以所述比特增減數作為步進值進行循環累加，並判斷累加值是否大於或等於2i，如果是，則控制緩存單元中的數據信號在當前幀洩漏1比特；否則，繼續執行步驟c1。
7.根據權利要求6所述的方法，其特徵在於，步驟c1中，當所述累加值大於或等於2i時，將它們的差值保留到下一次累加過程進行累加；當所述累加值小於2i時，直接將所述累加值保留到下一次累加過程進行累加。
8.根據權利要求6或7所述的方法，其特徵在於，步驟c1中，所述控制緩存單元中的數據信號洩漏1比特的步驟包括在對應於當前幀的標稱時鐘信號的基礎上調整1個脈衝生成去抖動時鐘信號，並使用該去抖動時鐘信號讀取緩存單元中的數據信號，實現控制緩存單元中的數據信號在當前幀洩漏1比特。
9.根據權利要求6所述的方法，其特徵在於，所述i為16。
10.根據權利要求1所述的方法，其特徵在於，所述步驟c為當所述比特增減數為正值時，控制緩存單元中的數據信號進行正洩漏；當所述比特增減數為負值時，控制緩存單元中的數據信號進行負洩漏。
11.根據權利要求1所述的方法，其特徵在於，所述數據信號為解映射得到的異步數據信號，所述標稱時鐘信號為帶缺口的2.048MHz和1.544MHz時鐘信號。
12.一種比特洩漏控制系統，該系統包括緩存單元、標稱時鐘產生單元、洩漏使能產生單元和洩漏控制單元；其中，所述緩存單元用於存儲數據信號；標稱時鐘產生單元用於產生標稱時鐘信號；洩漏使能產生單元用於獲取每個基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數，並根據所述比特增減數產生洩漏使能信號；洩漏控制單元用於根據洩漏使能信號控制緩存單元中的數據信號進行比特洩漏。
13.根據權利要求12所述的系統，其特徵在於，所述洩漏使能產生單元包括基準時鐘產生單元、可逆計數器和累加溢出型除法器；其中，所述基準時鐘產生單元用於產生基準時鐘信號；可逆計數器用於在每個基準時段內對緩存單元中的數據信號相對標稱時鐘信號的比特增減數進行計數；累加溢出型除法器用於以所述計數得到的比特增減數作為步進值進行循環累加，並當所述累加值大於或等於二進位的2i時，產生洩漏使能信號；所述洩漏控制單元根據所述比特增減數的極性以及來自累加溢出型除法器的洩漏使能信號控制緩存單元中的數據信號在當前幀洩漏1比特。
14.根據權利要求13所述的系統，其特徵在於，所述累加溢出型除法器包括加法器、比較器以及寄存器；其中，所述加法器用於實現所述計數值的累加；所述比較器用於比較累加值與二進位的2i，並當所述累加值大於或等於2i時，產生洩漏使能信號，並輸出累加值與2i的差值；當累加值小於2i時，直接輸出該累加值；所述寄存器用於鎖存比較器的輸出值，以實現下一次累加。
15.根據權利要求13所述的系統，其特徵在於，所述洩漏控制單元為去抖動時鐘產生單元，用於根據接收到的洩漏極性和洩漏使能信號在標稱時鐘信號的基礎上調整脈衝生成去抖動時鐘信號，以實現對緩存單元中的數據信號的洩漏控制。
16.根據權利要求13至15中任一項所述的系統，其特徵在於，所述系統進一步包括偏離中線比特計數單元，該偏離中線比特計數單元用於對緩存單元中所存儲數據信號偏離中線的比特數進行計數，得到所存儲數據信號的偏離中線比特數；並且所述洩漏使能產生單元進一步包括修正單元，該修正單元用於根據偏離中線比特數對鎖存的計數值進行修正，得到修正後的計數值；所述累加溢出型除法器用於以所述修正後的計數值作為步進值進行循環累加。
17.根據權利要求12所述的系統，其特徵在於，所述緩存單元為深度為128，寬度為1的同步先進先出FIFO存儲器，該FIFO存儲器包括隨機存儲器RAM、寫地址產生單元和讀地址產生單元。
全文摘要
本發明公開一種比特洩漏控制方法，採取基於比特統計方式實現對數據信號的比特洩漏控制，包括將數據信號寫入設置的緩存單元中，獲取每個設定基準時長內寫入緩存單元的數據信號相對於標稱時鐘信號的比特增減數；按照得到的比特增減數控制緩存單元中的數據信號的比特洩漏。另外，本發明還公開一種比特洩漏控制系統，其中採用可逆計數器對調整比特進行計數，計數方法簡單準確，耦合性低，通用性強，具有很好的可移植性。並利用累加溢出型除法器實現控制比特洩漏，洩漏控制準確，有利於抖動性能的優化。採用硬體方式實現比特洩漏控制，使得可靠性和及時性大大提高，並且本發明的自修正比特洩漏控制方法能夠較好地抑制因突發抖動造成的業務短期劣化。
文檔編號H04L7/00GK1983919SQ200610079090
公開日2007年6月20日 申請日期2006年4月29日 優先權日2006年4月29日
發明者吳志忠 申請人:華為技術有限公司