一種解碼方法、裝置及電子設備的製作方法

2023-05-11 21:09:56

專利名稱：一種解碼方法、裝置及電子設備的製作方法
技術領域：
本發明涉及通信技術領域，尤其涉及一種解碼方法、裝置及電子設備。
背景技術：
以Viterbi解碼為基礎的PLVA (Parallel List Viterbi Algorithm並行巻積碼 次優路徑算法)解碼方法，主要通過加比選計算得到狀態的更新累積度量 值，從而得到狀態轉移標誌位，再根據狀態轉移標誌位進行回溯解碼。
Viterbi解碼主要是將接收的信號序列和所有可能的發射碼字序列進行相 關，然後從中選取似然值最大的序列。
在實際的很多應用中，如果不僅知道似然值最大的序列(全局最優解碼 路徑)，而且還知道似然值第二大的序列(全局次優路徑)，甚至似然值第 三大的序列(全局第三優路徑)等等，那麼解碼正確的概率會增加。LVA (List Viterbi Algorithm,巻積碼次優路徑算法)就是通過尋找全局次優路 徑…...全局第L優路徑等等，從L組解碼結果中選擇校驗正確的一組解碼結果 輸出，這樣可以增大解碼正確的概率。而PLVA解碼方法就是並行計算得到這 L條優選路徑進行解碼。
目前，實現PLVA解碼的一種方法是全並行加比選結構，且每個加比選單 元採用的是排序電路
實現PLVA解碼的另一種方法是全串行加比選結構，只需要一個加比選單 元，且該加比選單元釆用的是排序電路。
與全並行實現加比選功能不同，全串行實現加比選結構，只需要一個加 比選單元，該加比選單元依次順序更新所有狀態的累積度量值，若約束長度N
4為9，則該加比選單元需要依次更新狀態0 狀態255共256 (2的N-1次冪)個
狀態的累積度量值，也就相當於依次進行256次16選4的類排序操作。 在實現本發明過程中，發明人發現現有技術中至少存在如下問題 全並行實現PLVA解碼功能的硬體資源消耗是很大的，若編碼的約束度N
比較高，L值的選擇比較大，那麼全並行實現PLVA解碼的資源消耗就非常大了。
全串行實現PLVA解碼功能的延時是非常大的，在硬體實現時，要消耗一 定數量的時鐘周期，若編碼的約束度N比較高，狀態數比較多時，這樣的延時 導致解碼速率非常低，其應用受到很大的限制。

發明內容
本發明的實施例提供了一種解碼方法、裝置及電子設備，降低PLVA解碼 的資源佔用及解碼時延，提高解碼速率。
一種i奪碼裝置，包括至少兩個並行相聯的加比選單元，用於並行對至少 分成兩組的待解碼數據的狀態進行累積度量值更新，其中至少 一個加比選單 元用於串行對其中一組中的待解碼數據的狀態進行累積度量值更新。
一種電子設備，其包括解碼裝置，用於對待解碼數據的所有狀態的累積 度量值進行更新以實現i奪碼。
一種解碼方法，包括將待解碼數據的狀態劃分為至少兩組；
新，並且採用串行的方式對其中至少一組中的待解碼數據的狀態進行累積度 量值更新。
由上述本發明的實施例提供的技術方案可以看出，串並聯混合的加比選 單元，可以降低PLVA解碼的資源佔用及解碼時延，提高解碼速率。
5為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所 需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發 明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的 前提下，還可以根據這些附圖獲得其他的附圖。


圖1為本發明實施例PLVA解碼(基為4且4個優選路徑)中 一個狀態的加 比選碟形圖2為本發明實施例解碼裝置中加比選單元的結構圖3為本發明實施例i奪碼裝置中加比選單元與狀態劃分單元的結構圖4為本發明實施例解碼裝置中最優路徑累積度量值比較選擇電路結構
圖5為本發明實施例解碼裝置中次優路徑累積度量值比較選擇電路結構
圖6為本發明實施例解碼裝置中所有狀態的加比選碟形圖； 圖7為本發明實施例解碼裝置構成框圖； 圖8為本發明實施例電子設備構成框圖； 圖9為本發明實施例解碼方法流程圖。
具體實施例方式
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行 清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是 全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創 造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明實施例的解碼方法及裝置可以應用在集成電路或晶片中，包括 CPU、或DSP (數位訊號處理，Digital Signal Processing)、或通信晶片
6等，特別可以是使用於任何巻積編碼、或循環冗餘校驗(CRC, cyclic redundancy check)、或其它校驗碼級聯編碼的解碼場景，例如以下制式的 無線通信晶片全球移動通信系統(Global System for Mobile Communications , GSM )、 寬帶碼分多址(Wideband-Code Division Multiple Access, WCDMA)、時分同步碼分多址接入(Time Division -Synchronized Code Division Multiple Access ， TD-SCDMA)、碼分多址 (Code-Division Multiple Access , CDMA )、 全J求孩史波互聯4妻入 (Worldwide Interoperability for Microwave Access, WIMAX)、無線局域 網(Wireless Local Area Network ， WLAN )、 長期演進(Long Term Evolution, LTE)等。
加比選計算是Viterbi解碼的核心，每輸入1比特的待譯編碼數據，就要對 解碼器的所有狀態的累積度量值進行更新，如果狀態數比較多，那麼加比選
操作的次數就比較多，進而對於解碼器的實現資源以及解碼器的解碼速率都 有很大的影響。狀態數由解碼器的約束長度N決定，要到達較高的解碼正確概 率，約束長度N就應該相應的高，若約束長度N為9，那麼狀態數就有256個 (2的N-1次冪)，即每輸入一個比特待解碼數據，就要對256個狀態的累積 度量值進行更新，從而得到狀態轉移標誌位，再根據狀態轉移標誌位進行回 溯解碼。
如圖1所示，為一種PLVA解碼中一個狀態的加比選碟形圖，具體是 在PLVA解碼中，算法採用的基n—般取值為2， 4, 8,對應地每個狀態的 前導狀態數為2， 4, 8，較佳地圖1中n取4，以及圖1中選出L-4個優選路徑。
每次輸入2比特的待:澤編碼數據，每個狀態有4個前導狀態，每個前導狀 態對應有根據待譯編碼數據得到的一個分支度量值，狀態s(m)有4個前導狀態 s(f), f=0, 1, 2, 3。 sm0a, sm0b, sm0c, sm0d分另'J為習犬態m的第1個前 導狀態的4個優選路徑的累積度量值，其中，sm0a>=sm0b>=sm0c>=sm0d,狀態m的其它前導狀態的累積度量值大小關係相同，bm0, bm1， bm2， bm3 為前導狀態對應的分支度量值。則PLVA算法就要從smOa+bmO， smOb+bm0 ， smOc+bm0 ， smOd+bm0 , sm1a+bm1 , sm1b+bm1sm1c+bm1 ， sm1d+bm1，sm2a+bm2 ， sm2b+bm2 , sm2c+bm2 , sm2d+bm2 ， sm2a+bm2 , sm2b+bm2 ， sm2c+bm2 ， sm2d+bm2這16個值中挑選出4個(即nxL選L, n=4, L=4,可以知道，如果L 取1 ，則為Viterbi解碼)最大的值更新狀態m的4個優選路徑的累積度量值。
同樣，狀態m更新的4個優選路徑的累積度量值的大小關係為 smma>=smmb>=smmc>=smmd。這4目當於一個類4非序過牙呈，只十4個前導4大 態的16個累積度量值進行排序，找出4個作為狀態m的新的累積度量值，並從 選擇的結果得出狀態m的狀態轉移標誌位，用於後續的回溯解碼。
若編碼約束長度N為9，就是採用256個加比選單元，這256個加比選單元 並行工作，在一個計算單位時間內同時更新256個狀態的累積度量值。
本發明實施例提供 一 種解碼裝置，包括至少兩個並行相聯的加比選單 元，用於並行對至少分成兩組的待解碼數據的狀態進行累積度量值更新，其 中至少一個加比選單元用於串行對其中 一組中的待解碼數據的狀態進行累積 度量值更新。
其中，所述加比選單元包括至少兩個串聯的比較選擇電路，用於對所述 待解碼數據的 一個狀態的至少兩個累積度量值進行更新。
進一步地，所述比較選擇電路由加法電路、比較電路及選擇電路構成， 用於對所述待解碼數據的 一個狀態的 一個累積度量值進行更新。
所述解碼裝置還包括
狀態劃分單元，用於將待解碼數據的狀態劃分為至少兩組。 其中，所述並行相聯的加比選單元的個數由狀態的前導狀態數和待解碼 數據的所有狀態數確定。
8其中，所述並行相聯的加比選單元的個數為待解碼數據的所有狀態數除 以狀態的前導狀態數的整數倍。
本發明實施例提供一種電子設備，其包解碼裝置，用於對待解碼數據的 所有狀態的累積度量值進行更新以實現i奪碼。
進一步地，所述電子設備的類型包括
基站、或手機、或數字用戶接入復用器、或路由器、或交換機、或視音 頻處理設備、或計算機、或伺服器。
本發明實施例提供一種解碼方法，包括
採用並行的方式對至少分成兩組的待解碼數據的狀態進行累積度量值更 新，並且釆用串行的方式對其中至少一組中的待解碼數據的狀態進行累積度 量值更新。
所述解碼方法，還包括
將待解碼數據的狀態劃分為至少兩組。
進一步地，所述採用並行的方式對至少分成兩組的待解碼數據的狀態進 行累積度量值更新包括至少兩個並行相聯的加比選單元並行地對至少分成 兩組的待解碼數據的狀態進行累積度量值更新。
進一步地，所述採用串行的方式對其中至少一組中的待解碼數據的狀態 進行累積度量值更新包括至少一個加比選單元串行地對其中 一組中的待譯 碼數據的狀態進行累積度量值更新。
其中，所述並行相聯的加比選單元的個數由狀態的前導狀態數和待解碼 數據的所有狀態數確定。
其中，所述並行相聯的加比選單元的個數為待解碼數據的所有狀態數除 以狀態的前導狀態數的整數倍。
通過上述描述，可以看出本發明實施例的解碼方法、裝置及電子設備， 以串並聯混合的加比選單元可以降低PLVA解碼的資源佔用及解碼時延，提高
9解碼速率。
實施例一
如圖2所示，本發明實施例提供一種解碼裝置，可以是基於PLVA (Parallel List Viterbi Algorithm並行巻積碼次優路徑算法)解碼方法的裝 置，其並行相聯的加比選單元21分別流水串行地對各組中的待解碼數據的狀 態進行累積度量值更新。
可以看出，串並聯混合加比選單元，可以降低PLVA解碼的資源佔用及譯 碼時延，提高解碼速率；而且，不同的加比選單元的串並結構，適應不同譯 碼方法及裝置對流量和資源的要求。
下面結合參見圖1、圖2，來進一步說明本發明實施例解碼裝置，本實施 例中示例均以約束長度N二9 ( M=256) ， n=4, 1_=4為例
狀態m更新的4個優選路徑的累積度量值的大小關係為 smma>=smmb>=smmc>=smmd。
而且每個狀態的4個前導狀態的16個優選路徑的累積度量值存在如下的關
系
sm0a>=sm0b>=sm0c>=sm0d; sm1a>=sm1b>=sm1c>=sm1d; sm2a>=sm2b>=sm2c>=sm2d; sm2a>=sm2b>=sm2c>=sm2d 。
所以，如n-4， L=4,從16個累積度量值加分支度量值中選出最大的4個 累積度量值的過程，可以通過如圖4、 5所示的級聯比較選擇電路實現，加比 選單元21包括4級級聯的4選1的比較選擇電路，可以得到一個狀態的4個更新 累積度量值
圖4為加比選得出狀態m的最優路徑累積度量值smma的比較選擇電路結 構圖。
10圖4中，比較選擇電路的中加法電路，如加法器33，比較電路及選擇電 路，如比較並選擇加大值34 , 4個加法器33分別獲得sm0a+bm0 ， sm1a+bm1, sm2a+bm2, sm3a+bm3, 2個t匕4交並選才奪力口大^f直34分另'Jt匕庫交 兩對數據並得到每對中的一個最大值，接著另一個比較並選擇加大值34比較 得到的最大值即為狀態m的最優路徑累積度量值smma 。
圖5為加比選得出狀態m的次優路徑累積度量值smmb的比較選擇電路結 構圖。
圖5中，次優路徑累積度量值smmb的比較選擇電路與圖4最優路徑累積度 量值smma的比較選擇電路的輸出端串聯，這樣，對於狀態m的次優路徑累積 度量值smmb,它受圖4中smma選擇結果的影響，假若最優路徑累積度量值 smma=max{ smOa+bmO， sm1a+bm1， sm2a+bm2, sm3a+bm3沐擇的結 果為smOa+bmO，那麼圖5中經過選擇器44送入加法器33的累積度量值為 smOb,分支度量值為bmO。前級優選路徑未選中的3個值為sm1a+bm1， sm2a+bm2, sm3a+bm3,分別對應前級優選^各徑未選中的值1 ，前級優選^各 徑未選中的值2，前級優選路徑未選中的值3。 smma的其它選擇情況類推， 可以保證smmb的值為次大值。
值得注意的是，對於狀態m的第3優路徑累積度量值smmc，它受smma, smmb選擇結果的影響，若smma二smOa+bmO， smmb=smOb+bmO,那麼， smmc=max{ smOc+bmO , sm1a+bm1 , sm2b+bm2 , sm3a+bm3}, 若 smma=smOa+bmO ， smmb=sm3a+bm3 ， 貝'J smmc=max{smOb+bmO , sm1a+bm1, sm2a+bm2，sm3b+bm3}，其它情況類推，可以保證smmc的值 為第3大值。
對於狀態m的第4優路徑累積度量值smmd，它受smma, smmb, smmc 選擇結果的影響，若smma=smOa+bmO , smmb=smOb+bmO , smmc=smOc+bmO ， 那麼 ，smmd=max{smOd+bmO , sm1a+bm1 ,sm2a+bm2 ， sm3a+bm3}, 若smma=smOa+bmO , smmb=smOb+bmO , smmc=sm2a+bm2 , 那麼 ，smmd=max{smOc+bmO ， sm1a+bm1 ， sm2b+bm2, sm3a+bm3}，其它情況類推，可以保證smmd的值為第4大值。
也就是說，其它優選路徑累積度量值更新結構與次優路徑累積度量值更 新結構相同，只不過選擇器的大小不同。對於次優路徑累積度量值更新結 構，選擇器為4選1，即指由於最優路徑累積度量值smma可能是smOa+bm0, sm1a+bm1， sm2a+bm2, sm3a+bm3這4個值中任一個，所以選擇器為4選 1;對於第3優路徑累積度量值更新結構，選擇器為8選1，即指受最優路徑累 積度量值smma和次優路徑累積度量值smmb的影響；對於第4優路徑累積度 量值更新結構，選擇器為12選1，不做贅述。
乂人上述狀態m的最大的4個累積度量寸直smma〉二smmb〉二smmc〉-smmd可 以知道，若狀態m的第h優(h = 1， 2, 3, 4,對應狀態m的4個優選路徑的累 積度量值)的優選路徑累積度量值選擇了前導狀態f (f=0， 1, 2， 3，分別對 應狀態m的4個前導狀態號)的g優(g = 1， 2， 3, 4，對應狀態f的4個優選路 徑的累積度量值)的優選路徑的累積度量值加分支度量值，那麼，狀態m的 第h+1優的優選路徑累積度量值將從狀態m的第h優累積度量值選擇過程中未 選中的累積度量值加分支度量值和狀態f的第g+1優的優選路徑累積度量值加 分支度量值中選擇最大的 一個值。
所以，對於第3優路徑累積度量值smmc以及第4優路徑累積度量值smmd 的比較選擇電路結構圖，可以類推得到，附圖不再示出。
可以知道，級聯的比較選擇電路，級數根據每個狀態的前導狀態數n和每 個狀態的更新累積度量值個數L確定。
而且，級聯的比較選擇電路的級數還與電路的時鐘頻率有關，若時鐘頻 率低，則選擇器的大小相應可以取大，則級數也可以相應小些。
還可以知道，在計算次優路徑累積度量值smmb、第3優路徑累積度量值
12smmc以及第4優路徑累積度量值smmd時，需要比較的四個值中，三個值在 上一級優選路徑的選擇中已經計算得到，不需要再進行加操作，這樣就會節 省加法器。並且，用級聯的比較選"^電路來代替排序電路，以改善硬體實現 排序電路在資源佔用和解碼延時方面的局限性，簡單有效地實現PLVA算法的 加比選功能。
通過上述的描述，可以知道，加比選單元21包括4級級聯的4選1的比較選 擇電路，那麼，加比選單元21可以流水串行地進行加比選計算得到若干個狀 態的更新累積度量值，並行相聯若干個加比選單元21實現所有狀態進行累積 度量值更新。
下面，詳細說明如何實現串並聯混合的加比選單元21，實現對所有狀態
進行累積度量值更新。
圖6所示，由於每個狀態有r^4個前導狀態，則每4個狀態的前導狀態是相 同的，如約束長度N二9，其狀態M共有256個，記為狀態0-255,圖5中括號 內的值表示狀態號，i=0~63，代入i正好得到括號內的狀態號，依據這樣的 原則劃分狀態可以方便的將加比選的計算狀態進行合併，以實現串並聯混合 實現加比選功能。
所以，如圖3所示，本發明的實施例的解碼裝置還包括 狀態劃分單元11用於將待解碼數據的狀態劃分為至少兩組。 仍如每個狀態有n-4個前導狀態，約束長度N-9，各個加比選單元21為4 級級聯的4選1的比較選擇電路，狀態劃分單元11將待解碼數據的狀態劃分為 16組，即各個加比選單元21流水串行對16個狀態進行加比選計算，這樣需要 並聯16個加比選單元21同時並行加比選計算實現對256個狀態的累積度量值 更新以實現解碼功能，即採用16並16串的串並聯混合實現加比選結構。
依據圖6, —種如圖6所示的16並16串結合的加比選單元的狀態劃分規則
為加比選單元21:狀態0， 1， 2, 3， 4, 5， 6, 7， 8， 9， 10， 11， 12, 13, 14， 15。
對應的前導狀態為0， 64, 128， 192, 1, 65, 129， 193, 2, 66, 130， 194, 3， 67, 131， 195。
加比選單元21:狀態16, 17， 18， 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29， 30, 31。
對應的前導狀態為4， 68， 132， 196, 5， 69, 133， 197, 6， 70, 134, 198, 7, 71， 135, 199。
力口t匕選單元21: 4犬'態240, 241， 242， 243， 244, 245, 246， 247, 248, 249， 250, 251, 252， 253, 254, 255。
對應的前導狀態為60, 124, 188, 252， 61， 125, 189， 253, 62, 126, 190, 254, 63, 127, 191, 255。
可以知道，各個加比選單元21對若干個狀態進行流水串行加比選計算的 個數由狀態的前導狀態數n確定， 一般為前導狀態數n的k倍，k是整數，得以 利用圖5所示的相同的前導狀態原則實現對資源的有效利用；並行相聯的加比 選單元21的個數由狀態的前導狀態數n和待i奪碼數據的所有狀態數M確定，也 就是說，根據所有狀態數M除以n和k的乘積，得到並行相聯的加比選單元21 的個數。
本發明實施例的各個單元可以集成於一體，也可以分離部署。上述單元 可以合併為一個單元，也可以進一步拆分成多個子單元。
由上述本發明的實施例提供的技術方案可以看出，串並聯混合加比選單 元，降低PLVA解碼的資源佔用及解碼時延，提高解碼速率高；而且，力口比選 單元採用級聯的比較選擇電路代替傳統排序電路，可有效的減小硬體資源佔 用以及解碼延時；不同的加比選單元的串並結構，適應不同解碼方法及裝置對流量和資源的要求。 實施例二
如圖7所示，為了便於理解本發明實施例的解碼裝置，下面對解碼裝置作 進一步的介紹。
一種解碼裝置，可以基於PLVA的解碼方法，包括加比選模塊22，加比 選模塊22包括如圖2所示的至少兩個並行相聯的加比選單元21,用於並行對至 少分成兩組的待解碼數據的狀態進行累積度量值更新，其中至少 一個加比選 單元21串行對其中 一組中的待解碼數據的狀態進行累積度量值更新；
以及，圖3所示，狀態劃分單元11，用於將待解碼數據的狀態劃分為至少 兩組。
所述解碼裝置，還包括
解碼裝置內部控制模塊55，用於產生解碼裝置內部各模塊的控制信號並 協調各模塊處理時序；
分支度量計算模塊66,用於計算分支度量值用於進行加比選計算； 狀態轉移標誌位存儲^f莫塊77,用於存儲狀態轉移標誌位； 回溯模塊88:用於根據狀態轉移標誌位進行回溯解碼。 解碼數據存儲模塊99:用於存儲解碼數據。
校驗模塊100:用於主要對解碼器譯出的L種解碼結果進行判斷，選擇一 種正確的解碼結果作為最終的解碼結果進行輸出。校驗的方式很多，較常採 用的校驗方式是CRC校驗，也可以是其他校驗方式。
下面具體以約束長度N-9，前導狀態數n-4，優選路徑個數1_=4為例，較 佳地，解碼裝置可以包括
加比選模塊22:各個加比選單元21為4級級聯的4選1的比較選擇電路， 若採用16並16串串並聯混合實現加比選結構，即各個加比選單元21流水串行 對16個狀態(k是整數，這裡k選4)進行加比選計算，這樣需要並聯16個加比
15選單元21同時並行加比選計算實現對256個狀態的累積度量值更新以實現解碼 功能；
分支度量模塊66:採用查表的方法， 一次計算所有可能的分支度量值， 直接供加比選模塊選擇調用。
算法採用基4算法(前導狀態數為4),以減小時延，對於累積度量值 的更新，選擇補碼歸一化算法，以減小定點化算法中累積度量值溢出判斷的 複雜度。
回溯模塊88:採用滑窗算法，計算一部分待解碼數據，回溯解碼一部分 數據，以減小對狀態轉移標誌位存儲模塊的存儲容量要求，節省資源。
校驗模塊100:採用CRC校驗方式，也就是說，編碼方式採用巻積編碼與 CRC編碼級聯的方式。
下面再以約束長度N-9，前導狀態數『2,優選路徑個數L-4為例，較佳 地，解碼裝置，還可以包括
加比選模塊22:各個加比選單元21為4級級聯的2選1的比較選擇電路， 採用8串32並，32串8並等不同的串並聯混合方式。
8串32並，指各個加比選單元21流水串行對8個狀態(k是整數，這裡k選 4)進行加比選計算，這樣需要並聯32個加比選單元21同時並行加比選計算實 現對256個狀態的累積度量值更新以實現解碼功能。
32串8並，指各個加比選單元21流水串行對32個狀態(k是整數，這裡k 選16)進行加比選計算，這樣需要並聯8個加比選單元21同時並行加比選計算 實現對256個狀態的累積度量值更新以實現解碼功能。
並聯的加比選單元21的個數越多，並行度越大，資源消耗越大，延時越 小；加比選單元21的串行度越大，資源消耗越小，延時越大。
回溯模塊88:不採用滑窗算法，計算完所有的待解碼數據，再進行回溯 解碼。
16算法採用基2算法(前導狀態數為2),累積度量值的更新，不選擇補 碼歸一化算法，增加對累積度量值作溢出判斷的電路。
校驗模塊100:採用其它編碼方式與巻積編碼級聯，所以，採用其它的校 驗方式對PLVA解碼器的L種解碼結果進行選擇。
本發明實施例的各個單元可以集成於一體，也可以分離部署。上述單元 可以合併為一個單元，也可以進一步拆分成多個子單元。
本發明實施例的解碼裝置可以是集成電路或晶片等。
由上述本發明的實施例提供的技術方案可以看出，串並聯混合加比選單 元，降低PLVA解碼的資源佔用及解碼時延，提高解碼速率高；而且，加比選 單元採用級聯的比較選擇電路代替傳統排序電路，可有效的減小硬體資源佔 用以及{奪碼延時；不同的加比選單元的串並結構，適應不同解碼方法及裝置 對流量和資源的要求。
實施例三
如圖8所示，本發明實施例提供一種電子設備，其包括編碼裝置以及上述 實施例提供的解碼裝置
編碼裝置，用於對輸入數據進行巻積編碼處理後產生待-斧碼數據輸出；
解碼裝置，用於接收所述編碼裝置輸出的待解碼數據並對所述待解碼數 據的所有狀態的累積度量值進行更新以實現解碼。
所述編碼裝置為本領域技術人員熟知的技術，在此不作贅述。
本實施例提供的解碼裝置的技術方案可以結合參考實施例一和二提供的 技術方案，在此不作贅述。
由上述本發明的實施例提供的技術方案可以看出，解碼裝置可以降低 PLVA解碼的資源佔用及解碼時延，提高解碼速率高。
本發明實施例的電子設備可以是基站、手機、數字用戶接入復用器 DLSAM、光網絡設備、路由器、交換機、圖像處理設備、視頻或音頻處理設備、計算機、伺服器等。 實施例四
如圖9所示， 一種解碼方法，包括
步驟1:將待解碼數據的狀態劃分為至少兩組；
步驟2:採用並行的方式對至少分成兩組的待解碼數據的狀態進行累積度 量值更新，並且採用串行的方式對其中至少一組中的待解碼數據的狀態進行 累積度量值更新。
積度量J直更新包4舌至少兩個並4於相聯的加比選單元並朽-地對至少分成兩組 的待解碼數據的狀態進行累積度量值更新。
所述採用串行的方式對其中至少 一組中的待解碼數據的狀態進行累積度 量值更新包括至少一個加比選單元串行地對其中一組中的待解碼數據的狀 態進行累積度量值更新。
具體而言，所述並行相聯的加比選單元的個數由狀態的前導狀態數和待
解碼數據的所有狀態數確定。
所述並行相聯的加比選單元的個數為待解碼數據的所有狀態數除以狀態 的前導狀態數的整數倍。
所述加比選單元包括至少兩個串聯的比較選擇電路，用於對所述待解碼 數據的 一個狀態的至少兩個累積度量值進行更新。
進一步地，所述比較選擇電路由加法電路、比較電路及選擇電路構成， 用於對所述待解碼數據的 一個狀態的一個累積度量值進行更新。
上述解碼方法也同樣參照了圖5所示，以N-9(IVN256) , n=4， 1_=4為 例，由於每個狀態有4個前導狀態，則每4個狀態的前導狀態是相同的，以這 樣的原則劃分狀態可以方便的將加比選的計算狀態進行合併，以實現串並聯 混合實現加比選功能。
18下面以N二9 (M=256) , n=4， k=4 (k是可以選擇的整數)，L-4為例， 說明上述解碼方法
輸入待譯編碼數據，根據要達到的解碼精度確定約束長度9並得到256個 狀態；
每輸入2比特的待譯編碼數據，通過由16個並聯的4級級聯4選1的比較選 擇電路組成的加比選單元得到16個狀態的更新累積度量值；
通過由16個串聯的加比選單元組成的加比選模塊得到256個狀態的更新累 積度量值，進而得到256個狀態轉移標誌位進行回溯解碼。
本發明實施例的執行主體可以是解碼裝置，比如集成電路或晶片等。本 發明實施例方法可以根據實際需要對各個步驟順序進行調整。
對於上述解碼方法，還可以採用8串32並4級級聯4選1的比較選擇電路 (即IVN256， n=4, L=4, k=2)，或者，32串8並4級級聯4選1的比較選擇電 路(即M二256, n=4, L=4, k=8 )等不同的串並聯混合方式，在此不作贅 述。
並聯的加比選單元越多，資源消耗越大，延時越小；每個加比選單元的 串行度越大，資源消耗越小，延時越大。
由上述本發明的實施例提供的技術方案可以看出，串並聯混合加比選處 理方式可以降低PLVA解碼的資源佔用及解碼時延，提高解碼速率；而且，採 用級聯的比較選擇電路代替傳統排序電路，可有效的減小硬體資源佔用、譯 碼延時；可以方便地改變串並聯混合加比選處理的串並實現的結構，適應不 同解碼方法及裝置對流量和資源的要求。
本領域普通技術人員可以知道，本發明實施例的解碼方法、裝置及電子 設備，還可應用於Turbo解碼的實現中，因為Turbo的編碼方式也為巻積編 碼，不過中間有交織的過程，在此不作贅述。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。通過以上的實施方式的描述，本領域的技術人員可以清楚地了解到本發 明可藉助軟體加必需的通用硬體平臺的方式來實現，當然也可以通過硬體， 或者二者的結合來實施。基於這樣的理解，本發明的技術方案本質上或者說 對現有技術做出貢獻的部分可以以軟體產品的形式體現出來，該軟體模塊或 計算機軟體產品可以存儲在一個存儲介質中，包括若干指令用以使得一臺計
算機設備(可以是個人計算機，伺服器，或者網絡設備等)執行本發明各個
實施例所述的方法。存儲介質可以是隨機存儲器(RAM)、內存、只讀存儲 器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬碟、可移 動磁碟、CD-ROM、或技術領域內所公知的任意其它形式的存儲介質。
以上所述，僅為本發明較佳的具體實施方式
，但本發明的保護範圍並不 局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可 輕易想到的變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明 的保護範圍應該以權利要求的保護範圍為準。
權利要求
1、一種解碼裝置，其特徵在於，包括至少兩個並行相聯的加比選單元，用於並行對至少分成兩組的待解碼數據的狀態進行累積度量值更新，其中至少一個加比選單元用於串行對其中一組中的待解碼數據的狀態進行累積度量值更新。
2、 根據權利要求1所述的解碼裝置，其特徵在於，所述加比選單元包括 至少兩個串聯的比較選擇電路，用於對所述待，澤碼數據的一個狀態的至少兩 個累積度量值進行更新。
3、 根據權利要求1所述的解碼裝置，其特徵在於，還包括 狀態劃分單元，用於將待i,碼數據的狀態劃分為至少兩組。
4、 根據權利要求1所述的解碼裝置，其特徵在於，所述並行相聯的加比 選單元的個數由狀態的前導狀態數和待解碼數據的所有狀態數確定。
5、 根據權利要求4所述的解碼裝置，其特徵在於，所述並行相聯的加比
6、 一種電子設備，其特徵在於，其包括如權利要求1-5中任一所述的譯 碼裝置，用於對待解碼數據的所有狀態的累積度量值進行更新以實現解碼。
7、 根據權利要求6所述的電子設備，其特徵在於，所述電子設備的類型 包括基站、或手機、或數字用戶接入復用器、或路由器、或交換機、或視音頻處理設備、或計算機、或伺服器。
8、 一種解碼方法，其特徵在於，包括採用並行的方式對至少分成兩組的待解碼數據的狀態進行累積度量值更 新，並且釆用串行的方式對其中至少一組中的待解碼數據的狀態進行累積度 量〈直更新。
9、 根據權利要求8所述的解碼方法，其特徵在於，還包括 將待解碼數據的狀態劃分為至少兩組。
10、 根據權利要求8所述的解碼方法，其特徵在於，所述採用並行的方式 對至少分成兩組的待解碼數據的狀態進行累積度量值更新包括至少兩個並 行相聯的加比選單元並行地對至少分成兩組的待解碼數據的狀態進行累積度 量值更新。
11、 根據權利要求10所述的解碼方法，其特徵在於，所述採用串行的方 式對其中至少一組中的待解碼數據的狀態進行累積度量值更新包括至少一 個加比選單元串行地對其中 一組中的待解碼數據的狀態進行累積度量值更 新。
12、 根據權利要求10所述的解碼方法，其特徵在於，所述並行相聯的加 比選單元的個數由狀態的前導狀態數和待解碼數據的所有狀態數確定。
13、 根據權利要求12所述的解碼方法，其特徵在於，所述並行相聯的加 比選單元的個數為待解碼數據的所有狀態數除以狀態的前導狀態數的整數 倍。
全文摘要
本發明實施例提供了一種解碼方法、裝置及電子設備。其中，一種解碼裝置，包括至少兩個並行相聯的加比選單元，用於並行對至少分成兩組的待解碼數據的狀態進行累積度量值更新，其中至少一個加比選單元用於串行對其中一組中的待解碼數據的狀態進行累積度量值更新。串並聯混合的加比選單元，可以降低PLVA解碼的資源佔用及解碼時延，提高解碼速率。
文檔編號H03M13/00GK101494464SQ20091007991
公開日2009年7月29日 申請日期2009年3月12日 優先權日2009年3月12日
發明者聰 劉, 湛 郭 申請人:華為技術有限公司