複數個半導體封裝結構的測試方法
2023-05-11 14:32:31 1
專利名稱：複數個半導體封裝結構的測試方法
技術領域：
本發明社冀半導體的測試，尤其是一種複數個半導體封裝結構的測試方法，在膠帶上大量測試半導體封裝結構而增進測試效率、減少測試所需的測試時間。
在美國專利案第6,121,063號「球格陣列積體電路的測試方法」中，揭示一種BGA(Ball Grid Array)封裝結構10的測試方法，如
圖1所示，該BGA封裝結構10以習知的黏固晶片(chip mounting)、打線(wire-bonding)、封膠(molding)…等技術進行封裝，其包含有一晶片11、一基板12、一連接墊13，而該BGA封裝結構10封裝完成後的測試方法如下一、該BGA封裝結構10在封裝完成後，並不進行形成焊球16的步驟，而直接切割成獨立的BGA封裝結構10，故此時該BGA封裝結構10不具有焊球16(即基板12上無形成焊球16)，二、將該BGA封裝結構10放至高溫加速老化(預燒)測試插座(burn-In test socket)內，且該高溫加速老化(預燒)測試插座的測試接點直接接觸基板12上的連接墊13，而完成高溫加速老化(預燒)測試(burn-In test)，三、以過氧化氫(hydrogen peroxide)溶劑清潔BGA封裝結構10的基板12，然後於基板12的連接墊13上形成焊球16，四、將已形成焊球16的BGA封裝結構10再放置最後測試插座17(final test socket)內(如圖1所示)，且該最後測試插座17的測試接點18直接接觸基板12上的焊球16，而完成最後測試，五、將BGA封裝結構10以習知的表面接合技術(surface mounttechnique，SMT)連接至印刷電路板(printed circuit board，PCB)。
因在進行高溫加速老化(預燒)測試時會產生大量的熱度，此時若在進行高溫加速老化(預燒)測試時，以測試接點直接接調基板12上的焊球16，會造成焊球16損毀及焊球16熔化而部份粘貼在測試接點上，使高溫加速老化(預燒)測試插座使用壽命縮短，為避免上述情形發生，所以在高溫加速老化(預燒)測試完成後再進行形成焊球16的步驟，如此一來，焊球16連接的可靠度、測試良率及測試插座使用壽命…等問題均可改善，但習知的形成焊球16的方法有電鍍、焊接及以模具形成等，在進行高溫加速老化(預燒)測試後，該BGA封裝結構10已切割成獨立的封裝單元，若要以上述方式形成焊球16，在電鍍的夾具、模具的設計、焊接的技術…等方面，均會產生一些問題，而耗費更多製程時間及成本，此外，以此測試方法，需個別搬運BGA封裝結構10至測試插座造行測試，測試效率較低，也耗費較多的測試時間，仍欠缺可運用大量生產與測試的實用性。
本發明的次一目的是提供一種複數個半導體封裝結構的測試方法，複數個半導體封裝結構粘貼在膠帶上，並以一探測卡測試複數個半導體封裝結構，不需個別搬運至測試插座進行測試，以提高測試效率及降低測試成本。
依本發明的測試過程，在半導體封裝結構未切割前，先以一膠帶黏貼於該半導體封裝結構的上表面，然後進行切割基板，使複數個相互連結的半導體封裝結構成為單一的封裝單元，此時已單離(singularizing)的複數個半導體封裝結構仍黏固於該膠帶上，然後以具有複數個探測接點的探測卡直接接觸複數個半導體封裝結構的焊球進行測試，最後依測試結果進行分類，相較於使用測試插座(test socket)的測試過程，本發明的測試過程可一次大量測試複數個半導體封裝結構，故可減少測試所需的時間。
請參閱所附圖式，本發明將列舉以下的實施例說明本發明的複數個半導體封裝結構的測試方法，如圖2所示，該複數個半導體封裝結構的測試方法100依序為半導體封裝110、黏貼膠帶120、切割基板130、以探測卡測試半導體140及分類150，而在本發明的第一具體實施例中，圖3a至圖3d為一複數個半導體封裝結構的測試方法100(即半導體封裝110、黏貼膠帶120、切割基板130及以探測卡測試半導體140)的截面圖。
首先如圖2及圖3a所示，首先進行半導體封裝110，複數個半導體封裝結構200如習知的黏固晶片、打線、封膠…等步驟進行在一基板230上封裝成複數個半導體封裝結構200，每一半導體封裝結構200主要包含一晶片210、一封膠體220、一基板230及複數個金屬導線250，其中複數個晶片210黏固於一基板230上，並以金屬導線250電性連接晶片210至基板230的連接墊231，然後利用壓模(molding)或其他方法形成一封膠體220，以密封晶片210及金屬導線250，該基板230在本實施例中為一單層或多層印刷電路板，其包含有電鍍線路，以電性連接該連接墊231，基板230上另形成有複數個焊球墊232，該焊球墊232電性導通至連接墊231。
再如圖2及圖3b所示，進行黏貼膠帶120，以一膠帶260黏貼於複數個相互連結的半導體封裝結構200的上表面201(即不具焊球墊2 32的表面)，在與連接墊231相導通的焊球墊232上形成焊球240，使一基板230上形成複數個球格陣列半導體封裝結構200(Ball Grid Array，BGA)，其亦可為塑膠構裝BGA(plastic BGA，PBGA)、散熱增益型BGA(thermal enhanced BGA，EBGA)、陶瓷構裝BGA(ceramic BGA，CBGA)、卷帶BGA(tape BGA，TBGA)或覆晶接合BGA(flip-chip BGA，FCBGA)…等封裝結構，此一形成焊球的步驟亦可在黏貼膠帶120之前進行，之後，如圖2及3C所示，進行切割基板130，其以切割刀具270切割基板230，而在每一半導體封裝結構200之間形成一切割間隙280，使複數個相互連結的半導體封裝結構200成為單一的封裝單元，在切割基板230時，切割基板230電性連接的電鍍線路而不切斷膠帶260，使已單離(singularizing)的複數個半導體封裝結構200仍黏固於一膠帶260上，且每一半導體封裝結構200之間不再具有電性連接。
接著，如圖2及3d所示，進行以探測卡測試半導體140，在測試過程中，以探測卡290進行測試，該探測卡290具有複數個對應於半導體封裝結構200的焊球240的探測接點291，將探測接點291直接接觸複數個半導體封裝結構200的焊球240，並完成測試，最後進行分類150，其依所得的測試結果進行分類。
是以在複數個半導體封裝結構的測試方法中，在切割基板230前，以一膠帶260黏貼於複數個相互連結的半導體封裝結構200的上表面201，之後方進行切割基板230，然已單離的複數個半導體封裝結構200仍黏因於一膠帶260上，再以探測卡290的探測接點291直接接觸複數個半導體封裝結構200的焊球240，以進行測試，而本實施例的半導體封裝結構200(即BGA封裝結構)亦可為晶片尺寸封裝(chip size Package，CSP)，即半導體封裝結構200的封裝面積不大於晶片尺寸的1.3倍，故其測試插座的尺寸也隨之更小，不僅製造成本昂貴，且需個別搬運半導體封裝結構200至測試插座進行測試，而本發明的測試過程可減少在測試前個別搬運半導體封裝結構200，並以探測卡290一次大量測試複數個半導體封裝結構200，不僅可大量測試亦可省去製造高成本的測試插座及測試前搬運的時間，故本發明的測試過程亦特別適用於晶片尺寸封裝(CSP)，其可增進測試效率，減少測試所需的時間，達到降低測試成本。
本發明的第二具體實施例，如圖4所示，在一基板330上封裝成複數個半導體封裝結構300，而每一半導體封裝結構300主要包含一晶片310、一封膠體320、一基板330、複數個焊球340及複數個金屬導線350，其中晶片310黏固於基板330，並以金屬導線350電性連接晶片310至基板330，然後以封膠體320密封晶片310及金屬導線350，並在基板330上形成焊球340，使該半導體封裝結構300成為BGA半導體封裝結構，然後以一膠帶360黏貼於複數個相互連結的半導體封裝結構300的上表面301(即不具焊球340的表面)，再以切割刀具(圖未繪出)切割基板330，而在每一半導體封裝結構300之間形成一切割間隙380，使該半導體封裝結構300成為單一的封裝單元，在切割基板330時，切割基板330的電鍍線路(圖未繪出)而不切斷膠帶360，使已單離的複數個半導體封裝結構300仍黏因於一膠帶360上，接著以探測卡390進行測試，該探測卡390具有複數個對應於半導體封裝結構300的焊球340的探測接點391，將探測接點391直接接觸複數個半導體封裝結構300焊球340，並完成測試，最後依測試結果進行分類，相較於需個別搬運單一的半導體封裝結構300至測試插座的測試過程，本發明的測試過程可減少在測試前個別搬運半導體封裝結構300並以探測卡390一次大量測試複數個半導體封裝結構300，故可增進測試效率，減少測試所需的時間，達到降低測試成本。
本發明的第三具體實施例，如圖5所示，在本實施例中的基板為一導線架，在該導線架上封裝成複數個半導體封裝結構400，而每一半導體封裝結構400主要包含一晶片410、一封膠體420、複數個引指430、一晶墊440及複數個金屬導線450，其封裝步驟為將複數個晶片410黏固於一導線架的晶墊440上，並以金屬導線450電性連接晶片410至導線架的引指430，然後以封膠體420密封晶片410及金屬導線450，在翻轉後引指430的下表面431裸露於封膠體420外，使該半導體封裝結構400成為四方扁平無外接腳式半導體封裝結構(Quad Flat Non-Jeaded，QFN)，其亦可為小型化構裝無外接腳式半導體封裝結構(Small Outline Non-leaded，SON)等，然後以一膠帶360黏貼於複數個相連在一導線架的半導體封裝結構400的上表面401，再以切割刀具(圖未繪出)切割半導體封裝結構400，而在每一半導體封裝結構400之間形成一切割間隙480，使半導體封裝結構400成為單一的封裝單元，在切割半導體封裝結構400時，唯需注意不可切斷膠帶460，使已單離的複數個半導體封裝結構400仍黏固於一膠帶460上，接著以一探測卡490進行測試，該探測卡490具有複數個探測接點491，其對應於半導體封裝結構400的引指430下表面431，將探測接點491直接接觸複數個半導體封裝結構400的引指430下表面431，並完成測試，最後依測試結果進行分類，由於本發明的測試過程可減少在測試前個別搬運半導體封裝結構400並以探測卡490一次大量測試複數個半導體封裝結構400，故可增進測試效率，減少測試所需的時間，達到降低測試成本。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視權利要求書範圍所界定者為準。
權利要求
1.一種複數個半導體封裝結構的測試方法，其特徵是其包含步驟有進行半導體的封裝，在一基板上以封膠體密封複數個半導體晶片，而構成複數個於一基板上的複數個半導體封裝結構；黏貼膠帶，以一膠帶黏貼於複數個未切割前半導體封裝結構的上表面；切割基板，使基板分割成為黏貼於膠帶的複數個半導體封裝結構，且每一半導體封裝結構之間不具有電性連接；測試半導體，以探測卡接觸該複數個半導體封裝結構，以進行測試；及分類，依測試結果進行分類。
2.如權利要求1所述的複數個半導體封裝結構的測試方法，其特徵是其另包含的步驟有形成複數個焊球於該基板的一表面。
3.如權利要求2所述的複數個半導體封裝結構的測試方法，其特徵是該半導體封裝結構為塑膠構裝BGA(PBGA)、散熱增益型BGA(EBGA)、陶瓷構裝BGA(CBGA)、卷帶BGA(TBGA)或覆晶接合BGA(FCBGA)。
4.如權利要求1所述的複數個半導體封裝結構的測試方法，其特徵是其中的「切割基板」的步驟中，以切割刀具進行切割，且在每一半導體封裝結構間形成一切割間隙。
5.如權利要求1所述的複數個半導體封裝結構的測試方法，其特徵是該基板為單層或多層的印刷電路板。
6.如權利要求1所述的複數個半導體封裝結構的測試方法，其特徵是該基板為導線架。
7.如權利要求6所述的複數個半導體封裝結構的測試方法，其特徵是該半導體封裝結構為四方扁平無外接腳式(QFN)或小型化構裝無外接腳式(SON)。
8.如權利要求1所述的複數個半導體封裝結構的測試方法，其特徵是該半導體封裝結構為晶片尺寸構裝(CSP)。
全文摘要
一種複數個半導體封裝結構的測試方法，依序為在一基板上封裝複數個半導體、黏貼膠帶、切割基板、測試半導體及分類，其在複數個半導體封裝結構未切割前，先以一膠帶黏貼於其上表面後，再進行切割基板，然後以一具有複數個探測接點的探測卡接觸焊球進行測試，最後依測試結果進行分類，此過程可減少在測試前個別搬運半導體封裝結構並可一次大量測試複數個半導體封裝結構，故可減少測試所需的時間，提高測試效率及降低成本。
文檔編號H01L21/66GK1477690SQ0213049
公開日2004年2月25日 申請日期2002年8月21日 優先權日2002年8月21日
發明者林俊宏, 鍾卓良, 黃國樑, 李耀榮 申請人:南茂科技股份有限公司, 百慕達南茂科技股份有限公司