判斷集成電路處理速度的測試系統與測試方法
2023-05-11 16:18:46
專利名稱：判斷集成電路處理速度的測試系統與測試方法
技術領域：
本發明涉及一種測試系統與測試方法，特別涉及一種判斷集成電路處理速度的測試系統與測試方法。
背景技術：
在集成電路的製造過程中常因工藝的關係，導致每一集成電路成品均有不同的處理速度(Processing speed)。由於每一批號的集成電路都必須符合特定標準的處理速度，因此在量產時必須針對每一集成電路成品進行處理速度的測量，將不同處理速度的集成電路進行分類，並對個別的集成電路進行速度補償處理。
圖1為現有技術中判斷集成電路處理速度的測試系統的示意圖。該測試系統10包括一內建於集成電路內部的環震蕩器11與一外部測試電路12。其中，外部測試電路12包括一除頻裝置121與一測試機臺122。當然，外部測試電路12的除頻裝置121也可內建於集成電路中。而一般的處理速度測量採用環震蕩器(Ring Oscillator)11輸出一與集成電路處理速度具有正相關性的震蕩頻率信號Hf至外部測試電路12，並由外部測試電路12判斷出集成電路的處理速度。之後，再將不同處理速度的集成電路分別進行不同等級的速度補償處理。雖然，利用環震蕩器11與外部測試電路12可以精確的判斷出集成電路的處理速度。但是，一般環震蕩器11所輸出的震蕩頻率信號Hf的頻率都非常的高，大約為1G-2GHz左右。但是，一般測試機臺122所能測試的頻率範圍只有幾百MHz，因此必須外接一除頻裝置121，利用除頻裝置121中的多個除頻器1211將震蕩頻率信號Hf的頻率降到適當的範圍。
由于震蕩頻率信號Hf的頻率非常高，而測試機臺122所測試的頻率範圍越高機臺價格越貴，因此，為了節約測試機臺122的成本、並將震蕩頻率信號Hf的頻率降到可測試的範圍，必須將除頻器1211的數量增加至3個以上，例如5或10個除頻器1211。當然，除頻器1211的數量越多，整體測試電路12的成本與功率耗損也會相對地增加；並且當除頻裝置121內建於集成電路時，也會因除頻裝置1211數量的增加，造成整個集成電路的面積與體積增加。
另一方面，由於環震蕩器11與外部測試電路12均運作在高頻之下，所以在運作時整體功率的耗損也會較高。
因此，如何提供一種能夠判斷集成電路處理速度的測試系統與測試方法，而達到節約外部測試電路12的成本、減少電路功率消耗、並同時兼顧測試結果的精確度，為一急需解決的問題。
發明內容
針對上述問題，本發明的目的在於提供一種能夠判斷集成電路處理速度的測試系統與測試方法，達到節省外部測試電路的成本、減少電路功率消耗以及兼顧測試結果精確度的效果。
本發明提供了一種判斷集成電路處理速度的測試系統。該測試系統包括一正反器、一延遲模塊以及一判斷單元；所述正反器接收一重置信號將正反器的輸出信號設定至一預設位準，並接收一時脈信號作為觸發信號，且由反向輸出埠產生一反向輸出信號；所述延遲模塊接收反向輸出信號，並根據一第一選擇信號來調整反向輸出信號的延遲時間長度，輸出具有不同延遲時間長度的輸出延遲信號至正反器的輸入埠，以使該正反器產生一輸出信號；所述判斷單元接收輸出信號，並產生一判斷信號，當輸出信號的時脈周期長度大於時脈信號的時脈周期長度時，所述判斷單元將判斷信號致能，否則將判斷信號禁能。
所述預設位準為高位準1或低位準0，並且所述時脈信號為正緣觸發信號或負緣觸發信號。
所述輸出延遲信號的延遲時間長度大於所述時脈信號的時脈周期長度時，所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度，此時所述輸出延遲信號的延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
所述延遲模塊包括m個時脈調整單元，其中m為正整數，且第m個所述時脈調整單元接收第m-1個所述時脈調整單元輸出的第m-1時脈調整信號以延遲該第m-1時脈調整信號的時間，產生一第m時脈調整信號，並且m個所述時脈調整單元中的第一個時脈調整單元接收所述反向輸出信號，並延遲該反向輸出信號的時間，產生一第一時脈調整信號；至少一第一多工器，接收所述反向輸出信號與m個所述時脈調整信號，並根據所述第一選擇信號選擇所述反向輸出信號、或任一所述第m時脈調整信號，以產生一輸出延遲信號。
所述延遲模塊還包括一延遲單元，該延遲單元接收所述反向輸出信號，並延遲該反向輸出信號的時間，且其中該延遲單元的延遲時間大於所述每一時脈調整單元的延遲時間。
每一所述時脈調整單元的延遲時間均相同。
本發明提供一種時脈輸出裝置，內建於集成電路中，該時脈輸出裝置包括一正反器，接收一重置信號將該正反器的輸出信號設定至一預設位準，並接收一時脈信號作為觸發信號，且由反向輸出埠產生一反向輸出信號；一延遲模塊，接收所述反向輸出信號，並根據一第一選擇信號來調整該反向輸出信號的延遲時間長度，並輸出具有不同延遲時間長度的輸出延遲信號至所述正反器的輸入埠，以使該正反器產生一輸出信號；其中，當所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，所述輸出延遲信號的延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
所述預設位準為高位準1或低位準0，並且所述時脈信號為正緣觸發信號或負緣觸發信號。
所述輸出延遲信號的延遲時間長度大於所述時脈信號的時脈周期長度時，所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度。
本發明還提供了一種判斷集成電路處理速度的測試方法。該測試方法包括下列步驟接收一重置信號將一輸出信號設定至一預設位準；接收一時脈信號以產生一反向輸出信號；接收反向輸出信號，並根據一選擇信號來調整反向輸出信號的延遲時間長度，輸出具有不同延遲時間長度的輸出延遲信號；接收輸出延遲信號以產生一輸出信號；判斷輸出信號的時脈周期長度是否大於時脈信號的時脈周期長度；當輸出信號的時脈周期長度大於時脈信號的時脈周期長度時，將一判斷信號致能，否則將判斷信號禁能。
所述時脈信號為正緣觸發信號或負緣觸發信號。所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，所述延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
綜上所述，本發明判斷集成電路處理速度的測試系統與測試方法，利用判斷信號被致能的同時取得與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間來反映出集成電路的處理速度。因此，本發明的測試系統與測試方法可達到測試出集成電路處理速度的效果，並達到將具有不同處理速度的集成電路分類的效果。
圖1為現有技術中判斷集成電路處理速度的測試系統的示意圖；圖2為本發明的一種判斷集成電路處理速度的測試系統的示意圖；
圖3為本發明的一種延遲模塊的示意圖；圖4A為本發明的一種判斷單元的示意圖；圖4B為本發明的另一種判斷單元的示意圖；圖5A為本發明測試系統的動作時序圖；圖5B為本發明測試系統的另一動作時序圖；圖5C為本發明測試系統的另一動作時序圖；圖5D為本發明測試系統的另一動作時序圖；圖6為本發明的另一種延遲模塊的示意圖；圖7A為本發明的另一種延遲模塊的示意圖；圖7B為本發明的另一種延遲模塊的示意圖；圖8為本發明測試方法的流程圖；圖9為本發明的另一種延遲模塊的示意圖；圖10為本發明的另一種延遲模塊的示意圖；圖11為本發明的另一種延遲模塊的示意圖。
具體實施例方式
以下參考附圖詳細說明本發明判斷集成電路處理速度的測試系統與測試方法。
圖2為本發明判斷集成電路處理速度的測試系統的示意圖。該測試系統20包括一內建時脈輸出裝置21、一判斷單元22。該時脈輸出裝置21內建於集成電路中，且於集成電路製作完成後，用以輸出與集成電路處理速度具有正相關性的輸出信號，並由外部的判斷單元21判斷該輸出信號的時脈狀態，由此測試出集成電路的處理速度。當然，由於本發明判斷單元22的設計簡單，所需的組件較少，較不佔空間，因此也可直接內建於集成電路的內部。
內建時脈輸出裝置21包括一正反器(Flip flop)211、一延遲模塊(Delaymodule)212。
所述正反器211包括一輸入埠(Input port)D、一時脈輸入埠(Timingport)CK、一輸出埠(Output port)Q、一反向輸出埠(Reverse output port)QN以及一重置埠(Reset port)Rs。
本實施例中，時脈輸入埠CK為一負緣觸發輸入埠；另一實施例中，時脈輸入埠CK也可為一正緣觸發輸入埠。所述重置埠Rs接收一重置信號R1用於將正反器211的輸出信號O設定至一預設位準(可為高位準1或低位準0)。正反器211由時脈輸入埠CK接收一時脈信號C作為觸發信號，且由反向輸出埠QN產生一反向輸出信號ON。
延遲模塊212接收反向輸出信號ON，並根據一第一選擇信號S1來調整反向輸出信號ON的延遲時間長度，並輸出具有不同延遲時間長度的延遲信號Od至正反器211的輸入埠D，以使正反器211輸出一輸出信號O。
如圖3所示，延遲模塊212包括一延遲單元212a、m個時脈調整單元(d1，d2，d3…dm；其中m為正整數)、一第一多工器212b。其中，延遲單元212a用來進行粗調延遲；而時脈調整單元dm用來進行微調延遲。延遲單元212a接收正反器211的反向輸出信號ON，並延遲該反向輸出信號ON的時間，產生一延遲時脈信號Dt。m個時脈調整單元d1～dm中的第一個時脈調整單元d1接收延遲時脈信號Dt，並延遲該延遲時脈信號Dt的速度，產生一第一時脈調整信號T1。其中，第一時脈調整信號T1的總延遲時間等於Dt+1dt，且Dt的延遲時間長度遠大於dt的延遲時間長度。該時脈調整單元可以延遲胞(Delaycell)、數個串聯的非門(Not gate)或其它可達到延遲效果的裝置來實施。第m個時脈調整單元dm接收第m-1時脈調整信號T(m-1)，並延遲該時脈調整信號T(m-1)的時間，產生一第m時脈調整信號Tm。例如，第二個時脈調整單元d2接收第一個時脈調整單元d1的第一時脈調整信號T1，並延遲時脈調整信號T1的時間，產生一第二時脈調整信號T2(T2＝Dt+2dt)，之後依此類推。本實施中，每一時脈調整單元d1～dm所延遲的時間長度均相等，均為一個dt。當然，在另一實施例中時脈調整單元d1～dm延遲的時間長度並不限定，可依使用者的設計來決定；並且dt的值越小、時脈調整單元d1～dm的數目越多，測試系統20的測試精度越高。第一多工器212b接收延遲時脈信號Dt與m個時脈調整信號T1～Tm，並根據第一選擇信號S1選擇延遲時脈信號Dt或時脈調整信號T1～Tm中的任一時脈調整信號Tm，用以產生上述輸出延遲信號Od。
判斷單元22接收正反器211的輸出信號O，並產生一判斷信號Or。當所述輸出信號O的時脈周期長度大於時脈信號C的時脈周期長度時，所述判斷單元22將判斷信號Or致能成為一高位準1(否則將判斷信號Or禁能成為一低位準0)，用以表示目前延遲模塊212所調整的延遲時間為與集成電路處理速度具有正相關性的延遲時間。而利用此延遲時間，可間接求得(反映出)集成電路的處理速度。
判斷的原理是利用每一集成電路本身處理速度的不同，並且以每一集成電路的相同輸出結果作為判斷標準，即「輸出信號O的時脈周期長度大於時脈信號C的時脈周期長度」，以此方式來測試出每一集成電路達到上述判斷標準所需的延遲時間。當然，處理速度越快的集成電路，達到判斷標準所需耗費的時間較短，因此需要的延遲時間越長；相反地，處理速度越慢的集成電路，達到判斷標準所需耗費的時間較長，因此需要的延遲時間會越短。所以，可利用集成電路所需的延遲時間與本身處理速度的正相關性，來反映出集成電路的處理速度。
需注意的是，判斷單元22可以簡單的邏輯閘或正反器來實施，只要能夠判斷出輸出信號O的時脈周期長度大於時脈信號C的時脈周期長度即可。例如以圖4A所示的一正反器221a、一具有多工器功能的正反器221b以及一個互斥或非門(Exclusive NOR)222來實施判斷單元22。其中所述具有多工器功能的正反器221b與一般正反器221a不同，還另外包括一輸出信號控制端TI與一選擇信號端TE，當選擇信號端TE接收到高位準1時，輸出埠Q輸出的判斷信號Or將以輸出信號控制端TI的位準為位準(圖中輸出信號控制端TI連接到高位準1(VDD))；若選擇信號端TE接收到低位準0時，則輸出埠Q輸出的判斷信號Or會以輸入埠D接收到信號的位準來輸出。如圖4A所示，當輸出信號O的時脈周期長度小於或等於時脈信號C的時脈周期長度時，互斥或非門222的兩個輸入端A、B交互地接收到輸出信號O與正反器221a輸出的信號所產生的1010...連續高低位準變化，因此互斥或非門222輸出一低位準0至正反器221b。而由於正反器221b接收到的信號為一低位準0，所以正反器221b的輸出不受輸出信號控制端TI影響，結果輸出一低位準0的判斷信號Or；另外，當輸出信號O的時脈周期長度大於時脈信號C時脈周期長度時，互斥或非門222的兩個輸入端A、B所接收到的輸出信號O與正反器221a輸出的信號均同時為高位準1或均同時為低位準0，因此互斥或非門222輸出一高位準1至正反器221b。而由於正反器221b接收到的信號為一高位準1，所以正反器221b的輸出將受輸出信號控制端TI影響，結果輸出一高位準1的判斷信號Or。當然，採用具有多工器功能的正反器221b只是為達到更加精確的判斷效果，因此也可採用一般的正反器221a取代具有多工器的正反器221b來實施。由此可知，相較於現有技術的外部測試電路12需要三個以上的正反器來作為除頻器，本發明的判斷單元22隻需要兩個正反器，所以本發明的判斷單元22可減少正反器的使用量，並且由於本發明的內建時脈輸出裝置21輸出時脈信號供判斷單元22測試，並非輸出現有技術的高頻信號，因此作法不同且比較之下可以降低測試機臺122的設計複雜度降低生產成本，並減少因高頻運作所耗損的功率。
圖4B為本發明判斷單元的另一實施例，該圖的判斷單元22』以六個正反器、四個互斥或非門、一與門(AND gate)來實施。雖然圖4B的判斷單元22』所使用的正反器較圖4A多，但是由於其仍然是接收時脈信號來判斷，作法與現有技術需接收高頻信號不同，因此仍可減低測試機臺122的複雜度降低生產成本，同時也可減少功率的耗損。
參照圖2、圖3、圖5A～圖5D來說明本發明判斷集成電路處理速度的測試系統20如何測試出集成電路的處理速度。
首先，在時間t0時，由集成電路外部裝置輸入一重置信號R1至正反器211，將正反器211的輸出信號O設定至高位準1。同時，由集成電路內部震蕩器或集成電路外部裝置輸入一時脈信號C作為正反器211的觸發時脈(此處為負緣觸發)。同時，正反器211產生一反向輸出信號ON。之後延遲單元212a接收反向輸出信號ON，並將反向輸出信號ON進行粗調延遲，延遲一段較時脈調整單元dm延遲時間長的時間，產生一延遲時脈信號Dt並輸出至多工器212b。時脈調整單元d1接收延遲時脈信號Dt，並對延遲時脈信號Dt進行微調延遲，產生一時脈調整信號T1(T1＝Dt+1dt)並輸出至多工器212b。而多工器接收一第一選擇信號S1來選擇時脈調整信號T1，並產生一輸出延遲信號Od(Dt+1dt)，如圖5A所示，同時將輸出延遲信號Od輸出至正反器211的輸入埠D。之後，正反器211輸出一輸出信號O(Dt+1dt)至判斷單元22。由圖5A可知，由於輸出延遲信號Od(Dt+1dt)的延遲時間Dt+1dt小於時脈信號C的時脈周期Ct，因此在時脈信號C的負緣(圖中箭頭a)處，輸出信號O(Dt+1dt)會被時脈信號C觸發產生高低位準變換。而由該圖可知，輸出信號O(Dt+1dt)的時脈周期長度並未大於時脈信號C的時脈周期長度，因此判斷單元22將判斷信號Or禁能。
請參考圖5B，將延遲時間再延長1dt後的輸出延遲信號Od(Dt+2dt)的延遲時間Dt+2dt也小於時脈信號C的時脈周期Ct，因此在時脈信號C的負緣(圖中箭頭a)處，輸出信號O(Dt+2dt)會被觸發產生高低位準變換。由該圖可知輸出信號O(Dt+2dt)的時脈周期長度並未大於時脈信號C的時脈周期長度，因此判斷單元22將判斷信號Or禁能。之後，請參考圖5C，再次延長延遲時間1dt以得到輸出延遲時脈信號Od(Dt+3dt)。由該圖可知，輸出延遲時脈信號Od(Dt+3dt)的延遲時間Dt+3dt大於時脈信號C的時脈周期Ct，因此在時脈信號C的負緣(圖中箭頭b)處輸出信號O(Dt+3dt)無法被觸發，而必須等到下一負緣(圖中箭頭c)處輸出信號O(Dt+3dt)才會被觸發由低為準0變換至高位準1。且由圖5C可知輸出信號O(Dt+3dt)的時脈周期長度大於時脈信號C的時脈周期長度Ct，為時脈信號C的兩倍2Ct。結果，判斷單元22將判斷信號Or致能。而測試人員即可得知該集成電路需要Dt+3dt的延遲時間，才可使正反器211的輸出信號O達到相同的判斷標準，因此與該集成電路處理速度正相關的延遲時間長度為Dt+3dt，通過該延遲時間Dt+3dt來反映集成電路的處理速度。
另外，圖5D顯示另一個集成電路測試時的時序圖。由該圖可知輸出延遲時脈信號Od(Dt+4dt)的延遲時間Dt+4dt大於時脈信號C的時脈周期Ct，因此在時脈信號C的負緣(圖中箭頭b)處輸出信號O(Dt+4dt)無法被觸發，而必須等到下一負緣(圖中箭頭c)處輸出信號O(Dt+4dt)才會被觸發由低為準0變換至高位準1。且由圖5D可知輸出信號O(Dt+4dt)的時脈周期長度大於時脈信號C的時脈周期長度Ct，為時脈信號C的兩倍2Ct。所以，可以知道此集成電路需要的延遲時間較長需要Dt+4dt的延遲時間，輸出信號O(Dt+4dt)的時脈周期長度才會大於時脈信號C的時脈周期長度。
將上述兩個集成電路做比較，可得知第一個集成電路因為所需的延遲時間Dt+3dt較第二個集成電路Dt+4dt短，表示第一個集成電路的處理速度較慢所耗費的運作時間會較長，因此第一個集成電路需要較短的延遲時間。所以相較之下第一個集成電路的處理速度會較第二個集成電路的處理速度慢。結果，本發明的判斷集成電路處理速度的測試系統20可通過延遲時間的長短來反映集成電路的處理速度，間接求得每一集成電路的處理速度，並可利用測試結果將不同處理速度的集成電路進行分類。
需注意的是，延遲模塊212的延遲時間長度選擇，並不一定要依序增加來選取，可依實際測試時最有效率的方式來選取。例如先將延遲時間延長為Dt+2dt、再將時間延長為Dt+8dt，當發覺延遲的時間過長，再限縮延遲時間為Dt+6dt來測試。
另外，本發明的延遲模塊212可以各種不同方式來實施，例如圖6所示的延遲模塊212』。該延遲模塊212』包括一延遲單元212a』、m個時脈調整單元(d1』，d2』，d3』...dm』；m為正整數)以及一第一多工器212b』。該延遲單元212a』接收反向輸出信號ON，並延遲反向輸出信號ON，產生一延遲時脈信號Dt』。時脈調整單元d1』～dm』接收延遲時脈信號Dt』，並延遲該延遲時脈信號Dt』的時間，產生時脈調整信號T1』～Tm』。需注意的是，每一時脈調整單元d1』～dm』所延遲的時間長度均不相同，例如時脈調整單元d2』延遲兩個dt的時間、時脈調整單元d3』延遲三個dt的時間...。第一多工器212b』接收延遲時脈信號Dt』與m個時脈調整信號T1』～Tm』，並根據第一選擇信號S1選擇延遲時脈信號Dt』或時脈調整信號T1』～Tm』中的任一時脈調整信號，用以產生一輸出延遲信號Od。
為了使延遲模塊212所延遲的時間可以達到更精細的效果，還可將圖3的延遲模塊中的延遲單元212a以圖7A中的延遲單元212a」、或利用圖7B中的延遲單元212a來取代，並利用一第二選擇信號S2來進行延遲時間的選擇。
所述延遲單元212a」包括m個時脈調整單元(d1」，d2」，d3」…dm」；m為正整數)以及一第二多工器212b」。該延遲單元212a包括m個時脈調整單元(d1，d2，d3...dm；m為正整數)以及一第二多工器212b。
圖8為本發明的一種判斷集成電路處理速度的測試方法的流程圖。該測試方法包含下列步驟步驟S802開始；步驟S804接收一重置信號將一輸出信號設定至一預設位準(可為高位準1、亦可為低位準0)；步驟S806接收一時脈信號以產生一反向輸出信號；其中，該時脈信號可為正緣觸發信號或負緣觸發信號。
步驟S808接收反向輸出信號，並根據一選擇信號來調整該反向輸出信號的延遲時間長度，輸出具有不同延遲時間長度的輸出延遲信號。
步驟S810接收所述輸出延遲信號以產生一輸出信號。
步驟S812判斷所述輸出信號的時脈周期長度是否大於時脈信號的時脈周期長度。若否跳至步驟S806；若是跳至步驟S814。
步驟S814將判斷信號致能。
步驟S816結束。
另外，如圖9所示，可將圖3的延遲時脈信號Dt與時脈調整信號T1～T9送至一多工器212b來處理，而T10～Tm送至另一多工器212b』來處理，以多個(兩個或兩個以上)多工器採用分組的方式接收延遲時脈信號Dt與時脈調整信號T1～Tm。又如圖10所示，可將圖3延遲模塊212的延遲單元212a省略，僅使用m個時脈調整單元d1～dm直接接收反向輸出信號ON來進行延遲處理。當然，如圖11所示，也可將圖6延遲模塊212』的延遲單元212a』省略，僅使用m個時脈調整單元d1』～dm』直接接收反向輸出信號ON來進行延遲處理。
上述具體實施例僅由於說明本發明，但並非用於限制本發明。
權利要求
1.一種判斷集成電路處理速度的測試系統，其特徵在於，包括一正反器，接收一重置信號將該正反器的輸出信號設定至一預設位準，並接收一時脈信號作為觸發信號，且由反向輸出埠產生一反向輸出信號；一延遲模塊，接收所述反向輸出信號，並根據一第一選擇信號來調整該反向輸出信號的延遲時間長度，並輸出具有不同延遲時間長度的輸出延遲信號至所述正反器的輸入埠，以使該正反器產生一輸出信號；以及一判斷單元，接收所述輸出信號，並產生一判斷信號，當所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，所述判斷單元將該判斷信號致能。
2.如權利要求1所述的判斷集成電路處理速度的測試系統，其特徵在於，所述預設位準為高位準1或低位準0，並且所述時脈信號為正緣觸發信號或負緣觸發信號。
3.如權利要求1所述的判斷集成電路處理速度的測試系統，其特徵在於，所述輸出延遲信號的延遲時間長度大於所述時脈信號的時脈周期長度時，所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度，此時所述輸出延遲信號的延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
4.如權利要求1所述的判斷集成電路處理速度的測試系統，其特徵在於，所述延遲模塊包括m個時脈調整單元，其中m為正整數，且第m個所述時脈調整單元接收第m-1個所述時脈調整單元輸出的第m-1時脈調整信號以延遲該第m-1時脈調整信號的時間，產生一第m時脈調整信號，並且m個所述時脈調整單元中的第一個時脈調整單元接收所述反向輸出信號，並延遲該反向輸出信號的時間，產生一第一時脈調整信號；至少一第一多工器，接收所述反向輸出信號與m個所述時脈調整信號，並根據所述第一選擇信號選擇所述反向輸出信號、或任一所述第m時脈調整信號，以產生一輸出延遲信號。
5.如權利要求4所述的判斷集成電路處理速度的測試系統，其特徵在於，所述延遲模塊還包括一延遲單元，該延遲單元接收所述反向輸出信號，並延遲該反向輸出信號的時間，且其中該延遲單元的延遲時間大於所述每一時脈調整單元的延遲時間。
6.如權利要求4所述的判斷集成電路處理速度的測試系統，其特徵在於，每一所述時脈調整單元的延遲時間均相同。
7.一種時脈輸出裝置，內建於集成電路中，其特徵在於，該時脈輸出裝置包括一正反器，接收一重置信號將該正反器的輸出信號設定至一預設位準，並接收一時脈信號作為觸發信號，且由反向輸出埠產生一反向輸出信號；以及一延遲模塊，接收所述反向輸出信號，並根據一第一選擇信號來調整該反向輸出信號的延遲時間長度，並輸出具有不同延遲時間長度的輸出延遲信號至所述正反器的輸入埠，以使該正反器產生一輸出信號；其中，當所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，所述輸出延遲信號的延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
8.如權利要求7所述的時脈輸出裝置，其特徵在於，所述預設位準為高位準1或低位準0，並且所述時脈信號為正緣觸發信號或負緣觸發信號。
9.如權利要求7所述的時脈輸出裝置，其特徵在於，所述輸出延遲信號的延遲時間長度大於所述時脈信號的時脈周期長度時，所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度。
10.一種判斷集成電路處理速度的測試方法，其特徵在於，包括提供一時脈信號以產生一反向輸出信號；接收所述反向輸出信號，調整該反向輸出信號的延遲時間長度，以產生一輸出信號；以及判斷所述輸出信號的時脈周期長度是否大於所述時脈信號的時脈周期長度；當所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，將一判斷信號致能，否則將該判斷信號禁能。
11.如權利要求10所述的判斷集成電路處理速度的測試方法，其特徵在於，所述時脈信號為正緣觸發信號或負緣觸發信號。
12.如權利要求10所述的判斷集成電路處理速度的測試方法，其特徵在於，所述輸出信號的時脈周期長度大於所述時脈信號的時脈周期長度時，所述延遲時間為與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間間接求得集成電路的處理速度。
全文摘要
本發明提供一種判斷集成電路處理速度的測試系統與測試方法。該測試系統包括一時脈輸出裝置與一判斷單元；所述時脈輸出裝置包括一正反器和一延遲模塊。該測試方法利用集成電路所需延遲時間的長短來反映集成電路的處理速度。通過本發明，利用判斷信號被致能的同時取得與集成電路處理速度具有正相關性的延遲時間，通過該延遲時間來反映出集成電路的處理速度，從而達到測試出集成電路處理速度的效果，並達到將具有不同處理速度的集成電路分類的效果。
文檔編號G01R31/26GK1937196SQ20051010538
公開日2007年3月28日 申請日期2005年9月23日 優先權日2005年9月23日
發明者葉映志, 方重尹 申請人:矽統科技股份有限公司