具有改進的靜電放電耐壓的半導體裝置的製作方法
2023-05-05 01:32:41
專利名稱：具有改進的靜電放電耐壓的半導體裝置的製作方法
技術領域：
本發明涉及一種半導體裝置，具體地，涉及一種在半導體晶片中部設置有一內部電路，且在該半導體晶片的外周設置有多個的外部接線端的半導體裝置，其中為多個外部接線端提供多個不同的電壓水平，進一步地設置一種靜電的放電(EDS)保護電路以防止由ESD造成的對該半導體裝置的損壞。
背景技術：
圖9是一框圖，其顯示了一設置有一ESD保護電路的傳統半導體裝置。
一模擬功能塊105a和一數字功能塊105d在一內部電路105中形成，該內部電路105d在一半導體襯底上形成。該模擬功能塊105a和該數字功能塊105d通過一連接裝置(interface)111電連接。作為電源電壓的一模擬電壓AVCC和一模擬地線AGND被電連接至該模擬功能塊105a。作為電源電壓的一數字電壓DVcc和一數字地線DGND被電連接至該數字功能塊105d。
一模擬墊片109a通過該ESD保護電路107a電連接至該模擬功能塊105a。該模擬電源電壓AVcc和模擬地線AGND被電連接至該ESD保護電路107a。
一數字墊片109d通過該ESD保護電路107d電連接至該數字功能塊105d。該數字電源電壓DVCC和數字地線DGND被電連接至該ESD保護電路107d。
該ESD保護電路107a和107d，例如，由金屬氧化物半導體場效應電晶體(MOSFETs)和擴散電阻器(詳細情況，可參考日本待審查專利申請8-37299、8-236637、8-288404和9-186296)組成。
圖10是一顯示該ESD保護電路107a的等效電路的電路圖。
該ESD保護電路107a由一通過N通道型MOSFET形成的保護二極體D1，一通過N通道型MOSFET形成的保護二極體D2，以及一擴散電阻器R構成。
該擴散電阻器R被設置在一MOSFET與該模擬墊片109a之間的信號線上，該MOSFET是該模擬功能塊105a的一部分。該保護二極體D1的源極連接至該模擬電源電壓AVCC。該保護二極體D1的漏極與保護二極體D2的漏極彼此相連，且進一步連接到擴散電阻器8b和模擬墊片109a間的信號線上。該保護二極體D1的柵極電極，該保護二極體D2的源極，以及該保護二極體D2的柵極電極接地。
因為大規模集成電路(LSIs)的組件變得愈來愈小，其承受ESD電壓的能力低於具有單一漏極結構的MOSFETs的承受ESD電壓的能力的弱摻雜漏極(LDD)型MOSFETs，，比以前任何時候都更經常地被使用。因此，僅採用MOSFETs形成該ESD保護電路的保護組件變得更加困難。
進一步地，因為LSIs的集成規模變得更大，在一單一的晶片上形成多個系統塊是可能的，其中設置有多個數字功能塊和多個模擬功能塊。在半導體裝置設置有多個數字功能塊和模擬功能塊的情況下，為保護每一功能塊免於受到公共信號線上噪音的影響，例如，通過使用和控制多個電源電壓來減少整個LSI的功耗，每一功能塊有其自己的電源是必須的。大多數的多重電源電壓在該LSI的外部形成，並通過LSI的不同接線端提供給LSI。
進一步地，在一系統LSI具有一模擬功能塊的情況下，對於該模擬功能塊經常使用一專門的電源系統，其需要一個小尺寸的ESD保護電路。因此，這樣一個系統LSI的ESD耐壓變低已成為顯而易見的事實。
進一步地，如圖9所示，在LSI具有多重電源系統的情況下，如果一大電流需流經模擬墊片109a，因為該模擬電源電壓AVcc和該模擬地線AGND沒有足夠的能力讓該電流流過，靜電能不能通過ESD保護電路107a釋放。該靜電能也可通過數字電源電壓DVcc和/或數字地線DGND釋放。這樣，包含電連接模擬功能塊和數字功能塊的連接裝置111的內部電路被ESD損壞。
發明內容
因此，本發明的目的就是提出一新型且有用的半導體裝置，該半導體裝置具有多重電源系統，其中ESD耐壓得以改善。
為實現上述目的，根據本發明，形成在具有第一導電類型的半導體襯底上的一半導體裝置包括一內部電路，在所述半導體襯底的中間部分；多個外部接線端，在所述內部電路周圍的所述半導體襯底的第一部分上形成，每個外部接線端電連接至所述內部電路，其中，多個電源相應地給多個外部接線端提供不同的電壓值；以及，多個外部ESD保護電路，在所述半導體襯底的所述第一部分周圍的所述半導體襯底的第二部分或所述半導體襯底的一公共阱區中形成；其中，每個所述外部ESD保護電路還包括一第一擴散區，與該外部接線端中的一個電連接；一第二擴散區，與所述第一擴散區分離形成，所述第二擴散區電連接至一主電源的高壓線；以及，一第三擴散區，與所述第一擴散區分離，在所述第一擴散區的與第二擴散區相反的一側形成，所述第三擴散區電連接至所述主電源的低壓線。
上述的主電源代表在多個電源系統中，給內部電路的最大部分提供能量的電源。
根據本發明，與主電源的高壓線和低壓線連接的外部ESD保護電路被置於在一個外周部分，該部分較外部接線端更接近於半導體晶片的邊緣。如果靜電壓通過外部接線端引入，該靜電壓可通過外部ESD保護線釋放，使之不損壞內部電路。因此該半導體裝置的ESD耐壓得以改善。
另外，此結構的ESD保護電路能夠通過通常的半導體裝置製造工藝製造，而不需增加任何特別工藝。
另外，因為當靜電壓超過兩擴散區間的耐壓時，該ESD保護電路傳輸靜電能，所以該外部ESD保護電路在正常的運行狀態下不起作用。即，此外部ESD保護電路的增加不會影響內部電路的運行。
本發明的其它內容、特徵和優點，在結合附圖閱讀時，將在如下的詳細描述中更加明顯。
圖1是根據本發明的第一實施例的，設置有ESD保護電路的半導體晶片的截面圖；圖2A是如圖1所示的設置有ESD保護電路的半導體晶片的整體部分的俯視圖；圖2B是如圖1所示的半導體晶片的ESD保護電路的放大部分俯視圖；圖3是根據第一實施例的ESD保護電路的等效電路的電路圖；
圖4是根據本發明的第二實施例的，設置有ESD保護電路的半導體晶片的截面圖；圖5A是如圖4所示的設置有ESD保護電路的半導體晶片的俯視圖；圖5B是如圖4所示的半導體晶片的ESD保護電路的放大部分俯視圖；圖6是根據第二實施例的ESD保護電路的等效電路的電路圖；圖7是根據本發明的第三實施例的，設置有ESD保護電路的半導體晶片的截面圖；圖8是根據本發明的第四實施例的，設置有ESD保護電路的半導體晶片的截面圖；圖9是具有傳統ESD保護電路的半導體裝置的框圖；以及圖10是傳統ESD保護電路的等效電路的電路圖。
具體實施例方式
根據本發明的半導體裝置可以包括一形成在所述半導體襯底的所述第二部分的第一金屬電路，其中，所述第一金屬電路將多個外部ESD保護電路的第二擴散區與所述主電源的所述高壓線相連；以及，一形成在所述半導體襯底的所述第二部分的第二金屬線路，其中，所述第二金屬線路將多個外部ESD保護電路的第三擴散區與所述主電源的所述低壓線相連。
結果，該金屬電路使得將外部ESD保護電路與主電源的高壓線和低壓線連接變得容易。另外，因為該金屬電路能夠被置於半導體襯底上而不與其他電路交錯，該外部ESD保護電路所需的面積可以被減少。
根據本發明的該半導體裝置還可包括在所述半導體襯底表面形成的一氧化層，其將所述第一擴散區與所述第二擴散區，以及所述第一擴散區與所述第三擴散區隔離開，在所述第一擴散區與所述第二擴散區間的氧化層上形成的第一電極，以及在所述第一擴散區與所述第三擴散區間的氧化層上形成的第二電極。
結果，因為MOSFET結構，其採用半導體襯底中的通道或是恰好在隔離擴散區的氧化物層下的該半導體襯底的阱區，該外部ESD保護電路可確保靜電噪音的釋放。
在根據本發明的半導體裝置中，所述第一擴散區、第二擴散區和第三擴散區優選為具有第二導電類型的單層擴散區。結果，該外部ESD保護電路所需的面積可以被減少。
根據本發明的該半導體裝置還可包括一個或多個對應每個外部接線端的額外外部ESD保護電路，其形成於所述半導體襯底的所述第二部分和一公共阱區中，或圍繞所述半導體襯底的所述第二部分分離形成的一額外公共阱區中，該額外外部ESD保護電路基本具有與外部ESD保護電路相同結構，其中該額外外部ESD保護電路的第二擴散區電連接至除所述主電源之外的一電源的高壓線上，且該額外外部ESD保護電路的第三擴散區電連接至除所述主電源之外的一電源的低壓線上。
結果，因為多個高壓線與多個低壓線間的電通路得以建立，從而可以實現所有外部接線端的靜電噪音的釋放。
在根據本發明的半導體裝置中，優選至少兩電源的低壓接地，且與所述至少兩電源相對應的外部ESD保護電路共享相同的電連接至接地電壓的第三擴散區。
結果，外部ESD保護電路所需面積能夠被減少。
根據本發明的半導體裝置可包括多個在所述內部電路與多個外部接線端之間的信號線上的多個內部ESD保護電路，每一個內部ESD保護電路設置有通過穿通(punch-trough)電晶體形成的保護二極體，所述穿通電晶體具有與在所述內部電路中形成的MOSFET相同的結構，其中，所述穿通電晶體的漏極電連接至信號線，且所述穿通電晶體的柵極和源極電連接至與外部接線端相對應的一電源電壓或主電源的高壓線。
結果，該半導體裝置的ESD耐壓可進一步地得以改善。
圖1為根據本發明的第一實施例的設置有EDS保護電路的一半導體晶片的截面圖，其一部分框圖示出。圖2A是圖1所示的半導體晶片的俯視圖。圖2B是圖1所示的半導體晶片的ESD保護電路的俯視圖。圖3是根據第一實施例的ESD保護電路的等效電路的電路圖。圖1是沿圖2B中的線X-X的截面圖。
一內部電路5在一半導體晶片1的中心部分形成，例如，該半導體晶片1由P型半導體襯底3製成。多個模擬功能塊和多個數字功能塊在內部電路5中形成。
多個墊片(外部接線端)9在半導體晶片1的外周形成。施加到這些墊片9上的電壓範圍從0至7伏。依據電連接至每個墊片9的內部電路5中的模擬功能塊或數字功能塊，施加到墊片9上的壓值是不同的。
一內部ESD保護電路7被設置在內部電路5與墊片9間的信號線上。該內部ESD保護電路由兩個保護二極體D1(高壓側)和D2(低壓側)，以及一個擴散電阻器R組成。
保護二極體D1和D2均是通過N通道型MOSFETs形成的穿通電晶體。該擴散電晶體R被設置在MOSFETs 5d與墊片9間的信號線上。該保護二極體D1的源極連接至由數字電源或模擬電源提供的Vcc上。該保護二極體D1的漏極區連接至保護二極體D2的漏極區、擴散電阻器R以及墊片9。該保護二極體D1和D2的柵極，以及該保護二極體D2的源極均接地。
在墊片9附近的半導體晶片1的外部區域中，每一墊片9均設置有一外部ESD保護電路11。該外部ESD保護電路11的構造將在下文作詳細描述。
N型擴散區15、17和19在P型半導體襯底3上形成，例如，該襯底的密度是7.0×1014cm-3。該N型擴散區15、17和19被一450nm厚的氧化物層彼此隔離開。例如，該N型擴散區15、17和19的密度是1.0×1021至1.0×1022cm-3。該N型擴散區15、17和19依照從墊片9一側到該半導體襯底外側的順序放置。例如，N型擴散區15與17間的距離以及N型擴散區17與19間的距離是1.21μm。
該N型擴散區17通過金屬引線電連接至相應的墊片9。每個外部ESD保護電路11的N型擴散區17被彼此分離開。例如，兩個鄰近的N型擴散區17間的距離是18.0μm。
所有N型擴散區15是連續的，在墊片9的外側形成了一帶狀區。該N型擴散區15通過所有外部ESD保護電路11共用的金屬引線21(第一金屬引線)電連接至數字電源DVcc。
所有N型擴散區19也是連續的，在N型擴散區17的外側形成了一帶狀區。該N型擴散區19通過所有外部ESD保護電路11共用的金屬引線25(第二金屬引線)電連接至數字接地端DGND。
如圖2B所示，N型擴散區15和19沿墊片9的排列形成帶狀區。每個外部ESD保護電路11的N型擴散區15和19通過接觸分別與金屬引線21和25連接。
在此實施例中，數字電源DVcc和數字接地端DGND提供主電源的電壓水平，該主電源為內部電路5中的最大數字功能塊提供電能。
一柵極電極27在分離N型擴散區15和17的氧化物層13上形成。該柵極電極27通過金屬引線29電連接至墊片9。另一柵極電極31在分離N型擴散區17和19的氧化物層13上形成。該柵極電極31通過金屬引線33電連接至墊片9。例如，該柵極電極27和31可由金屬或多晶矽製成。
該P型半導體襯底3、N型擴散區15和17、氧化物層13和柵極電極27組成一MOSFET結構，而該半導體襯底3、N型擴散區17和19、氧化物層13和柵極電極31也組成一MOSFET結構。
一內層(inter-layer)絕緣薄膜和一覆蓋層(未示出)在氧化物層13，N型擴散區15、17和19，以及柵極電極29和31上形成。
在此實施例中，來源於墊片9的靜電噪音通過金屬引線23、29和33，分別傳輸到N型擴散區17、柵極電極27和31。在柵極電極27中的靜電荷在P型半導體襯底3的一個區中產生一個通道(如圖1中箭頭「A」所示)，該區恰好位於N型擴散區15與17間氧化物層13下面，或者在柵極電極31中的靜電荷在P型半導體襯底3的一個區中產生一個通道(如圖1中箭頭「B」所示)，該區恰好位於N型擴散區17與19間氧化物層13下面。依據通道A或B形成，靜電噪音被釋放到數字電源DVcc或是數字接地端DGND。
因為靜電噪音通過數字電源線DVcc或是數字接地線DGND釋放，該靜電噪音即使被施加到與一模擬功能塊相連的墊片9上，也不會損壞內部電路5。該半導體裝置1的ESD耐壓得以顯著地改善。
此外，該靜電噪音也可以通過內部ESD保護電路7釋放，這樣該半導體裝置1的ESD耐壓可進一步得以改善。
圖4是根據本發明第二實施例的一ESD保護電路的截面圖。圖5A是具有如圖4所示的ESD保護電路的在P型導電性的半導體襯底上形成的半導體裝置的俯視圖。圖5B是如圖4所示的ESD保護電路的俯視圖。圖6是如圖4所示的ESD保護電路的等效電路的電路圖。圖4是根據第二實施例，在圖5B的線X-X位置上得到的ESD保護電路的截面圖。與圖1至圖3中等效的元件用相同的附圖標記代表，這裡忽略對其的描述。
例如，由P型半導體襯底3製成的半導體晶片1具有一在中央的內部電路5。多個墊片(外部接線端)9在內部電路5的周圍形成。該墊片9電連接至該內部電路5的一個模擬功能塊或一個數字功能塊，且依據墊片9連接的功能塊，在墊片9上施加不同的電壓值。在內部電路5與墊片9間的信號線上設置一內部ESD保護電路7。
與墊片9對應的外部ESD保護電路41在半導體晶片1的墊片9的外部形成。該外部ESD保護電路41的結構將在下面加以描述。
該外部ESD保護電路41包括多個相應地設置到第一電源，第二電源...，第x電源上的ESD保護電路41a、41b、...、41x，每一外部ESD保護電路具有與如圖1所示的外部ESD保護電路11相同的結構。
每個ESD保護電路41a，41b，...，41x具有形成在半導體襯底3的表面上，且被氧化物層13分隔的N型擴散區15、17和19。該N型擴散區17通過金屬引線23電連接至相應的墊片9。
每個外部ESD保護電路41a，41b，...，41x具有形成在氧化物層13上的柵極電極27，31和金屬線29，33。
外部ESD保護電路41a，41b，...，41x的N型擴散區15在墊片9的外部形成一單一連續帶狀區，且通過設置在各外部ESD保護電路41a，41b，...，41x上的公共金屬引線21a，21b，...，21x，分別與第一電源電壓Vcc1，第二電源電壓Vcc2，...，第x電源電壓Vccx電連接。
外部ESD保護電路41a，41b，...，41x的N型擴散區19在墊片9的外部形成一單一連續帶狀區，且通過設置在各外部ESD保護電路41a，41b，...，41x上的公共金屬引線25a，25b，...，25x，分別與第一接地電壓GND1，第二接地電壓GND2，...，第x接地電壓GNDx電連接。
在此實施例中，來源於墊片9的靜電噪音通過金屬線23、29和33傳輸到N型擴散區17和柵極電極27，31。該柵極電極27在半導體襯底3中形成一通道，其恰好在N型擴散區15與17間的氧化物層13的下面。因此，如果電源電壓是公共的，由於靜電噪音如箭頭A1，A2，...，AX所示流出，該靜電噪音被釋放到電源線Vcc1，Vcc2，...，Vccx。如果接地電壓是公共的，由於靜電噪音如箭頭B1，B2，...，BX所示流出，該靜電噪音被釋放到接地線GND1，GND2，...，GNDx。
如上所述，根據本實施例的ESD保護電路41形成多個到電源線或接地線的電路徑，以釋放來源於外部接線端9的靜電噪音。
圖7是根據本發明的另一實施例的ESD保護電路51的截面圖。與圖1中等效的元件用相同的附圖標記代表，這裡忽略對其的描述。
設置該內部ESD保護電路7於內部電路5與墊片9之間的信號線上。一外部ESD保護電路51被設置在每個墊片9的外部。該外部ESD保護電路51包括被氧化物層13分隔的N型擴散區15、17和19。該N型擴散區15通過金屬引線21電連接至數字電源線DVcc。該N型擴散區17通過金屬引線23電連接至相應的墊片9。該N型擴散區19通過金屬引線25電連接至數字地線DGND。
在此實施例中，源於墊片9的靜電噪音通過金屬引線23被傳輸至N型擴散區17。如果該靜電噪音超過P型半導體襯底3和N型擴散區17的結ESD耐壓，其靜電噪音將傳輸到P型半導體襯底。
如果電源是公共的，傳輸到P型半導體襯底3的靜電噪音被釋放到數字電源線DVcc(如箭頭「A」所示)。這具有與在箭頭「A」位置處形成通道相同的效果。
如果接地端是公共的，傳輸到P型半導體襯底3的靜電噪音被釋放到數字接地線DGND(如箭頭「B」所示)。這具有與在箭頭「B」位置處形成通道相同的效果。
如上所述，即使該ESD保護電路51不設置柵極電極，靜電噪音也可被釋放。
圖8是根據本發明又一實施例(第四實施例)的ESD保護電路61的截面圖。與圖4中等效的元件用相同的附圖標記代表，這裡忽略對其的描述。這是一種多重電壓水平的其中之一接地的情況。
在內部電路5與墊片9之間的信號線上設置一內部ESD保護電路7。一外部ESD保護電路61被設置在每個墊片9的外部。該外部ESD保護電路61將在下面加以描述。
該外部ESD保護電路61包括多個相應地設置到第一電源，第二電源，...，第x電源上的ESD保護電路61a，61b，...，61x。
與如圖4所示的ESD保護電路41a的結構相比，ESD保護電路61a的結構是與之相同的。GND1是接地值。與圖4所示的外部ESD保護電路41的ESD保護電路41b，...，41x分別相對應的ESD保護電路61b，...，61x沒有設置N型擴散區19，金屬引線25b，...，25x，以及電極31。
如上所述，如果電源的至少兩個低壓線接地或具有相同的壓值，該外部ESD保護電路能夠共用同一將與低壓線相連的擴散區。因此，該半導體晶片的面積得以減少。
在上述實施例中，N型擴散區15和19分別形成單一連續帶狀區。然而，與每個墊片相對應的外部ESD保護電路的N型擴散區15和19可被分離的。
在上述實施例中，外部ESD保護電路在P型半導體襯底上形成。該外部ESD保護電路可在N型半導體襯底的P型阱中形成。該外部ESD保護電路可在N型半導體襯底上形成，或在P型半導體襯底中形成的N型阱中。如果該外部ESD保護電路在N型半導體襯底上或在P型半導體襯底中的N型井中形成，該擴散區需要是P型。該擴散區無論是N型或P型，可以為多層的以替代單層。
以上實施例中所述的尺寸、值、形狀和位置都僅是範例。本發明不局限在這些實施例中，但所做的各種變化和修改均不離開本發明的範圍。
此專利申請是基於在2001年7月13日提交的申請號為2001-214111的日本優先專利，其所有內容在此引為參考。
權利要求
1.一種半導體裝置，形成於一具有第一導電類型的半導體襯底上，其包括一內部電路，在所述半導體襯底的中間部分；多個外部接線端，在所述內部電路周圍的所述半導體襯底的第一部分中形成，每個外部接線端電連接至所述內部電路，其中，多個電源相應地給多個外部接線端提供不同的電壓水平；以及多個外部ESD保護電路，在所述半導體襯底的所述第一部分周圍的所述半導體襯底的第二部分或所述半導體襯底的一公共阱區中形成；其中，每個所述外部ESD保護電路還包括一第一擴散區，與該外部接線端中的一個電連接；一第二擴散區，與所述第一擴散區分離形成，所述第二擴散區電連接至一主電源的高壓線；以及一第三擴散區，與所述第一擴散區分離，在所述第一擴散區的與第二擴散區相對的一側形成，所述第三擴散區電連接至所述主電源的低壓線。
2.如權利要求1所述的半導體裝置，還包括一第一金屬引線，在所述半導體襯底的所述第二部分形成，其中，所述第一金屬引線將多個外部ESD保護電路的所述第二擴散區與所述主電源的所述高壓線電連接；以及一第二金屬引線，在所述半導體襯底的所述第二部分形成，其中，所述第二金屬引線將多個外部ESD保護電路的所述第三擴散區與所述主電源的所述低壓線電連接。
3.如權利要求1所述的半導體裝置，還包括一氧化物層，在所述半導體襯底的表面上形成，將所述第一擴散區與所述第二擴散區分離，以及將所述第一擴散區與所述第三擴散區分離；一第一電極，在所述第一擴散區與所述第二擴散區間的所述氧化物層上形成；以及一第二電極，在所述第一擴散區與所述第三擴散區間的所述氧化物層上形成。
4.如權利要求1所述的半導體裝置，其中所述第一擴散區，所述第二擴散區和所述第三擴散區是具有第二導電類型的單層擴散區。
5.如權利要求1所述的半導體裝置，還包括一個或多個與每個外部接線端相對應的額外外部ESD保護電路，形成在所述半導體襯底的所述第二部分和所述半導體襯底中的公共阱區，或形成在額外公共阱區中，該額外公共阱區在所述半導體襯底的所述第二部分周圍分離形成，該額外外部ESD保護電路基本上具有與外部ESD保護電路相同的結構；其中該額外外部ESD保護電路的第二擴散區電連接至所述主電源以外的一電源的高壓線；以及該額外外部ESD保護電路的第三擴散區電連接至所述主電源以外的所述電源的低壓線。
6.如權利要求5所述的半導體裝置，包括多個與所有電源相對應的額外外部ESD保護電路。
7.如權利要求5所述的半導體裝置，其中至少兩電源的低壓接地；以及與所述至少兩電源對應的額外外部ESD保護電路共用電連接至接地端的同一第三擴散區。
8.如權利要求1所述的半導體裝置，還包括在所述內部電路與多個外部接線端之間的信號線上的多個內部ESD保護電路，每個內部ESD保護電路設置有一個通過穿通電晶體形成的保護二極體，其具有與形成在所述內部電路中的MOSFET相同的結構，其中所述穿通電晶體的漏極電連接至信號線，且所述穿通電晶體的柵極和源極電連接至與外部接線端或所述主電源相對應的一電源的高壓線。
全文摘要
一種半導體裝置，具有一與每一外部接線端相對應的外部ESD保護電路，該外部ESD保護電路在外部接線端的周圍區域形成。該外部ESD保護電路釋放源於外部接線端的靜壓，且避免了半導體內部電路的損壞。因此，該半導體裝置的ESD耐壓得以改善。
文檔編號H01L21/8234GK1473362SQ02802781
公開日2004年2月4日 申請日期2002年7月12日 優先權日2001年7月13日
發明者岡崎美穗 申請人:株式會社理光