一種基於標準單元庫擴展的乘法器的eco優化方法

2023-05-04 19:14:41

專利名稱：一種基於標準單元庫擴展的乘法器的eco優化方法
技術領域：
本發明涉及數字集成電路中數據通路的設計、優化，尤其涉及一種數字乘法器的ECO (engineering change order,工程變更次序)優化方法
背景技術：
微處理器的發展十分迅速，一方面源於工藝技術的不斷推進，另一方面源於市場對於性能越來越高的要求。乘法器是微處理器中的重要部件，其運算速度決定了邏輯運算單元的工作頻率，並最終決定了微處理器的性能。因此高性能乘法器的設計與優化仍然被關注。目前，乘法器結構方面的研究較為成熟。主流的乘法器結構採用Booth編碼算法生成部分積，並使用Wallace樹形算法壓縮部分積。而在乘法器的電路級優化方面，傳統的方法採用標準單元庫中的較大的標準單元來對乘法器進行優化，這種方法受限於庫中標準單元有限的驅動能力，無法實現最短路徑延時；另一種方法則對於乘法器的關鍵路徑進行全定製設計，這種方法需要很長的設計時間，推遲了產品的上市進程，而且它佔用較多的人力資源，也不便於實現設計自動化。

發明內容
本發明的目的是針對現有技術的不足，提供一種基於標準單元庫擴展的乘法器的ECO優化方法。本發明方法的具體步驟是
步驟(I).生成擴展單元的版圖，具體方法是
首先，將標準單元庫中同種類型的任意驅動能力的兩個標準單元進行拼接，具體是將兩個標準單元在水平方向上緊挨著並排擺放，保證擴展單元的高度與標準單元的高度一致，並保證電源/地軌線互聯，得到擴展單元的電源/地軌線，完成布 然後，使用金屬將兩個標準單元相同的埠連接，作為擴展單元的埠 ；
對擴展單元進行物理驗證首先為了保證擴展單元的功能正確，對擴展單元進行LVS檢查(layout versus schematic,版圖電路圖一致性檢查);然後為了保證擴展單元的版圖不違反設計規則，對擴展單元進行DRC檢查(design rule check,設計規則檢查)；
對於通過兩項檢查的擴展單元輸出其最終版 步驟(2).對擴展單元進行特徵化，得到擴展單元庫，擴展單元特徵化包括延時信息特徵化、輸入埠電容特徵化、功耗特徵化、面積特徵化、功能函數特徵化；
延時信息特徵化和輸入埠電容特徵化中的寄生參數的提取方法是擴展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具(Metor公司物理驗證工具)對擴展單元提取寄生參數，得到包含寄生參數的spice網表；使用HSPICE工具(Synopsys公司仿真工具)對提取的spice網表進行仿真得到延時信息特徵化和輸入埠電容特徵化；具體是①使用HSPICE工具對提取的spice網表進行第一次仿真，得到擴展單元的延時特徵信息；使用非線性延時模型(NLDM)描述擴展單元的延時特徵信息延時是輸入轉換時間與負載電容的函數，對擴展單元的輸入端添加7個不同的輸入轉換時間，對擴展單元的輸出端添加7個不同的負載電容，使用HSPICE工具分別測量輸入到輸出的延時信息和輸出轉換時間，得到7 X 7的延時信息表格，實現延時信息特徵化；
②使用HSPICE工具對提取的spice網表進行第二次仿真，得到擴展單元的輸入埠電容特徵信息；具體設置兩個電 路一個將擴展單元作為緩衝器的負載，另一個將電容作為同種驅動能力的緩衝器的負載，對兩個電路施加相同輸入轉換時間的激勵，不斷調整電容值，使兩個電路的延時相等，此種情況下的電容值即擴展單元的輸入埠電容，實現輸入埠電容特徵化；
擴展單元的功耗由標準單元的功耗之和得到，從而實現擴展單元的功耗特徵化；擴展單元的面積由標準單元的面積之和得到，從而實現擴展單元的面積特徵化；擴展單元的功能函數為擴展單元的功能函數，從而實現擴展單元的功能函數特徵化；
將所有擴展單元特徵信息組織成庫格式，從而得到擴展單元庫；
步驟(3).使用PrimeTime工具(synopsys公司的時序分析軟體)對乘法器進行時序分析，得到乘法器的關鍵路徑；
步驟(4).使用擴展單元庫，實現乘法器關鍵路徑每一級門功效相等，得到最短路徑延時，具體是
①計算每一級門的邏輯功效fi，並得到路徑邏輯功效F;具體是每一級門的邏輯功效等於在相等輸入電容的情況下，反相器輸出電流Iinv相對於該門輸出電流Ii的倍數
f J=
則路徑邏輯功效F為
F =
I
N為關鍵路徑上門的個數；
②計算每一級門的分支功效bp並得到路徑分支功效B，具體是每一級的分支功效等於門的總電容為Ci,它在關鍵路徑上的電容為Ci path
b i - ^* ,1' ^
則路徑分支功效B為
N
B = Π&
I
③計算路徑扇出G，設定關鍵路徑的路徑輸入電容Cin和路徑負載Clcjad，則路徑扇出G
為
G = I Cm
④計算滿足最小路徑延時的最優門功效h_；
hopt _ mBmCr⑤對於原關鍵路徑中的每一級單元X，標準單元庫和擴展單元庫中具有多種相同功能類型但驅動能力不同的單元，記為XL1,XL2,XL3,……,XLk,……，XLn，執行如下操作用XL1,XL2jXL3,……，XLk，……，XLn分別替換單元X，分別計算替換後的門功效，選擇其中最接近最優門功效的XLk替換X，如X的門功效更接近最優門功效，則不替換。本發明方法在不明顯增加設計周期的前提下，分析乘法器關鍵路徑，並實現最短路徑延時，提高了乘法器的性能；該方法使用skill程式語言完成擴展單元布局布線，使用TCL程式語言完成關鍵路徑中單元的替換操作，實現設計自動化；該方法同時適用於其他數字系統的後端ECO優化。


圖I為本發明標準單元擴展示意 圖2為本發明擴展單元BUFX4_X4的延時信息表格；
圖3為本發明乘法器結構示意 圖4為本發明乘法器關鍵路徑示意圖。
具體實施例方式一種基於標準單元庫擴展的乘法器的ECO優化方法，具體是
步驟(I).生成擴展單元的版圖，具體方法是
首先，將標準單元庫中同種類型的兩個單元cell_X和cell_y進行拼接，得到擴展單元cell_z，如圖I所示。標準單元高度相等，寬度不等。將cell_x放置在原點，方向為RO ;將cell_y緊貼放置在cell_x的右側，放置方向為沿y軸鏡像。採用這种放置方法便於布線。放置後，cell_x與cell_y的電源/地軌線自動拼接在一起，如圖I所示。然後，使用金屬將標準單元相同的埠連接起來，作為擴展單元的埠。(^11_1與cell_y是同種類型的單元，具有相同的埠 A、B、Y，如圖I所示。將兩個單元對應的埠 A、B、Y使用布線金屬連接起來，作為單元cell_z的埠。標準單元使用內部金屬實現互聯，擴展時，使用布線金屬來實現埠連接。依據工藝文件定義的布線金屬的最小間距和寬度，定義布線通道，如圖I所示，虛線表示布線通道，金屬只能沿虛線進行布線。對擴展單元進行物理驗證。在完成擴展單元cell_z的布線之後，輸出cell_z的⑶S文件(一種二進位格式的版圖文件)。對該⑶S文件進行LVS和DRC檢查。LVS檢查需要用到參照spice網表,該網表通過將標準單元的spice網表連接起來得到；使用Calibre提取擴展單元的版圖得到版圖的spice，將版圖的spice與參照spice網表進行比較，驗證擴展單元的功能。使用Calibre工具以及規則文件對⑶S文件進行DRC檢查，保證不違反設計規則。完成LVS和DRC檢查，得到擴展單元cell_z的最終版圖。步驟(2).對擴展單元進行特徵化，得到擴展單元庫，擴展單元特徵化包括延時信息特徵化、輸入埠電容特徵化、功耗特徵化、面積特徵化、功能函數特徵化；
提取擴展單元的寄生參數擴展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具(Metor公司物理驗證工具)對擴展單元提取寄生參數,得到包含寄生參數的spice網表；使用HSPICE工具(Synopsys公司仿真工具)對提取的spice網表進行仿真得到延時信息特徵化和輸入埠電容特徵化；具體是①使用HSPICE工具對提取的spice網表進行第一次仿真，得到擴展單元的延時特徵信息。對cell_z的輸入端添加7個不同的輸入轉換時間的激勵，對擴展單元的輸出端添加7個不同的負載電容，使用HSPICE工具分別測量輸入到輸出的延時和輸出轉換時間，得到關於輸入轉換時間、輸出負載的7 X 7的延時信息表格。以擴展單元BUFX4_X4為例，圖2給出了其7x7的延時信息表格。②使用HSPICE工具對提取的spice網表進行第二次仿真，得到擴展單元的輸入埠電容特徵信息；具體設置兩個電路一個將擴展單元作為緩衝器的負載，另一個將電容作為同種驅動能力的緩衝器的負載，對兩個電路施加相同輸入轉換時間的激勵，不斷調整電容值，使兩個電路的延時相等，此種情況下的電容值即擴展單元的輸入埠電容，實現輸入埠電容特徵化；
擴展單元的功耗等於標準單元的功耗之和，從而實現擴展單元的功耗特徵化；擴展單元的面積等於標準單元的面積之和，從而實現擴展單元的面積特徵化；擴展單元的功能函數為擴展單元的功能函數，從而實現擴展單元的功能函數特徵化。將所有擴展單元特徵信息組織成庫格式，從而得到擴展單元庫；
步驟(3).使用PrimeTime工具(synopsys公司的時序分析軟體)對乘法器進行時序分析，得到分析乘法器的關鍵路徑。乘法器結構採用Booth編碼算法生成部分積，並使用Wallace樹形算法壓縮部分積,結構示意圖如圖3所示。基於Booth編碼算法和Wallace樹形算法實現的乘法器的關鍵路徑如圖4所示。步驟(4).使用擴展單元庫，實現乘法器關鍵路徑每一級門功效相等，得到最短路徑延時。當每一級單兀的門功效相等時，路徑延時最小。具體是
①計算每一級門的邏輯功效fi;並得到路徑邏輯功效F;具體是每一級門的邏輯功效等於在相等輸入電容的情況下，反相器輸出電流Iinv相對於該門輸出電流Ii的的倍數
權利要求
1.一種基於標準單元庫擴展的乘法器的ECO優化方法，其特徵在於該方法的具體步驟是 步驟(I).生成擴展單元的版圖，具體方法是 首先，將標準單元庫中同種類型的任意驅動能力的兩個標準單元進行拼接，具體是將兩個標準單元在水平方向上緊挨著並排擺放，保證擴展單元的高度與標準單元的高度一致，並保證電源/地軌線互聯，得到擴展單元的電源/地軌線，完成布圖； 然後，使用金屬將兩個標準單元相同的埠連接，作為擴展單元的埠 ； 對擴展單元進行物理驗證首先為了保證擴展單元的功能正確，對擴展單元進行LVS檢查；然後為了保證擴展單元的版圖不違反設計規則，對擴展單元進行DRC檢查；對於通過兩項檢查的擴展單元輸出其最終版圖； 步驟(2).對擴展單元進行特徵化，得到擴展單元庫，擴展單元特徵化包括延時信息特徵化、輸入埠電容特徵化、功耗特徵化、面積特徵化、功能函數特徵化； 延時信息特徵化和輸入埠電容特徵化中的寄生參數的提取方法是擴展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具對擴展單元提取寄生參數，得到包含寄生參數的spice網表；使用HSPICE工具對提取的spice網表進行仿真得到延時信息特徵化和輸入埠電容特徵化；具體是 使用HSPICE工具對提取的spice網表進行第一次仿真，得到擴展單元的延時特徵信息；使用非線性延時模型描述擴展單元的延時特徵信息延時是輸入轉換時間與負載電容的函數，對擴展單元的輸入端添加7個不同的輸入轉換時間，對擴展單元的輸出端添加7個不同的負載電容，使用HSPICE工具分別測量輸入到輸出的延時信息和輸出轉換時間，得到7 χ 7的延時信息表格，實現延時信息特徵化； 使用HSPICE工具對提取的spice網表進行第二次仿真，得到擴展單元的輸入埠電容特徵信息；具體設置兩個電路一個將擴展單元作為緩衝器的負載，另一個將電容作為同種驅動能力的緩衝器的負載，對兩個電路施加相同輸入轉換時間的激勵，不斷調整電容值，使兩個電路的延時相等，此種情況下的電容值即擴展單元的輸入埠電容，實現輸入埠電容特徵化； 擴展單元的功耗由標準單元的功耗之和得到，從而實現擴展單元的功耗特徵化；擴展單元的面積由標準單元的面積之和得到，從而實現擴展單元的面積特徵化；擴展單元的功能函數為擴展單元的功能函數，從而實現擴展單元的功能函數特徵化； 將所有擴展單元特徵信息組織成庫格式，從而得到擴展單元庫； 步驟(3).使用PrimeTime工具對乘法器進行時序分析，得到乘法器的關鍵路徑； 步驟(4).使用擴展單元庫，實現乘法器關鍵路徑每一級門功效相等，得到最短路徑延時，具體是 ①計算每一級門的邏輯功效fi;並得到路徑邏輯功效F ;具體是每一級門的邏輯功效等於在相等輸入電容的情況下，反相器輸出電流Iinv相對於該門輸出電流Ii的倍數 則路徑邏輯功效F為
全文摘要
本發明涉及一種基於標準單元庫擴展的乘法器的ECO優化方法。現有優化方法受限於庫中標準單元有限的驅動能力，無法實現最短路徑延時。本發明方法首先生成擴展單元的版圖，然後對擴展單元進行特徵化，得到擴展單元庫，擴展單元特徵化包括延時信息特徵化、輸入埠電容特徵化、功耗特徵化、面積特徵化、功能函數特徵化；對乘法器進行時序分析，得到乘法器的關鍵路徑；使用擴展單元庫，實現乘法器關鍵路徑每一級門功效相等，得到最短路徑延時。本發明方法在不明顯增加設計周期的前提下，分析乘法器關鍵路徑，並實現最短路徑延時，提高了乘法器的性能。本發明方法便於實現設計自動化，對於其他數字系統的後端ECO優化同樣適用。
文檔編號G06F17/50GK102622466SQ20121003612
公開日2012年8月1日 申請日期2012年2月17日 優先權日2012年2月17日
發明者嚴曉浪, 呂冬明, 曾憲愷, 葛海通, 鄭丹丹 申請人:浙江大學