固態成像元件以及電子裝置製造方法
2023-04-24 03:23:06
固態成像元件以及電子裝置製造方法
【專利摘要】本公開涉及一種能夠抑制暗電流產生並獲得更高圖像質量的固態成像元件和電子裝置。固態成像元件包括：高濃度擴散層，配置為用作連接部分，配線通過該連接部分連接到半導體襯底；以及結漏控制膜，形成以覆蓋該擴散層的表面。另外，為了將配線和擴散層連接，堆疊於半導體襯底上的絕緣膜中形成的開口寬度大於擴散層的寬度。更進一步，電荷累積部分配置為累積根據接收到的光量而產生電荷的光電轉換部分所產生的電荷，其中，結漏控制膜同時被用作電荷累積部分的電容膜。此外，形成有氧化矽或低界面態氧化膜於其中的堆疊結構包含在擴散層和結漏控制膜之間。本技術例如可應用於CMOS圖像傳感器。
【專利說明】固態成像元件以及電子裝置
【技術領域】
[0001]本公開涉及固態成像元件和電子裝置，特別涉及能夠抑制暗電流產生並且獲得更高圖像質量的固態成像元件和電子裝置。
【背景技術】
[0002]近年來，為了降低成本、增加解析度並且具備高功能性，已逐步發展對安裝在諸如行動電話設備、數位照相機和數碼攝像機的電子裝置上的CMOS(互補金屬氧化物半導體)圖像傳感器的微型化。
[0003]通常，入射在CMOS圖像傳感器上的入射光經受例如PD (光電二極體)的光電轉換，PD(光電二極體)是包含在像素裡的光電轉換部分。然後，由該ro產生的電荷被傳輸至FD (浮置擴散)，其中FD是經由轉移電晶體的浮置擴散區域，並且放大電晶體根據FD中所積累電荷的程度輸出像素信號。
[0004]在相關技術中，在CMOS圖像傳感器中採用了一種針對每一行像素、從ro按順序傳輸電荷至FD、並讀取FD的電荷的捲簾式快門方案。在該捲簾式快門方案中，在某些情況下圖像會出現失真，這是因為CMOS圖像傳感器的上一行像素和下一行像素的曝光時段不同。
[0005]另一方面，在包括針對每個像素的電荷累積部分的CMOS圖像傳感器中，已經開發了一種全局快門方案:對於所有像素，在同時從各FD傳輸電荷至各電荷累積部分後，從各累積部分按順序傳輸並讀取電荷至各FD。在該全局快門方案中，可以防止圖像失真產生，這是因為所有像素的曝光時段都是相同的。
[0006]在採用全局快門方案的CMOS圖像傳感器中，像素中形成的電荷累積部分中或擴散層中的電荷的累積時間長於捲簾式快門方案中的該時間。為此，在電荷累積部分的擴散層(高濃度N型區域)中，向半導體襯底表面噴射的電子可能會增加，由此會增加暗電流。
[0007]因此，本申請的 申請人:已研發出一種能夠抑制暗電流產生的固態成像元件，例如，通過將負電荷施加於ro的上層遮光膜以使得空穴被填充並且通過吸收產生於空穴界面的暗電流。
[0008]而且，在專利文獻2所公開的CMOS圖像傳感器中，通過形成像素內電容膜的工藝或通過形成用於傳輸像素內電容器中累積電荷的通路的工藝來形成擴散層部分(高濃度N層)。
[0009]引用列表
[0010]專利文獻
[0011]專利文獻I JP2OlO-182887A
[0012]專利文獻2 JP2Oll-1998I6A
【發明內容】
[0013]技術問題
[0014]然而，如專利文獻I中所公開的，不僅在受抑制的ro中產生暗電流，而且ro以外的區域也產生暗電流，從而在某些情況下對圖像質量產生不利的影響。
[0015]本公開針對此種情況而設計，並且本公開的一個目標是抑制暗電流產生並獲得更高圖像質量。
[0016]解決方案
[0017]根據本公開的一個方面，所提供的固態成像元件包括:高濃度擴散層，其配置為用作連接部分，配線通過該擴散層連接至半導體襯底；以及結漏控制膜，其形成為覆蓋該擴散層的表面。
[0018]根據本公開的另一個方面，所提供的電子裝置包括:固態成像元件，其配置為包括用作連接部分的高濃度擴散層，配線通過該擴散層連接至半導體襯底；以及結漏控制膜，其形成為覆蓋該擴散層的表面。
[0019]根據本公開的再一個方面，結漏控制膜形成為覆蓋用作連接部分的高濃度擴散層的表面，配線通過該擴散層連接至半導體襯底。
[0020]有益效果
[0021]根據本公開的一個方面，可抑制暗電流產生並獲得更高圖像質量。
【專利附圖】
【附圖說明】
[0022]圖1是應用本發明的成像元件的實施例的構造示例的框圖。
[0023]圖2是像素的構造示例的示意圖。
[0024]圖3是形成像素的半導體襯底的橫截面構造示例的示意圖。
[0025]圖4是第一構造示例的像素中N型半導體區域附近的橫截面構造的示意圖。
[0026]圖5是第一構造示例的像素中N型半導體區域附近的製造工藝的示意圖。
[0027]圖6是第一構造示例的像素中N型半導體區域和第二電荷累積部分附近的橫截面構造的示意圖。
[0028]圖7是第二構造示例的像素中N型半導體區域附近的橫截面構造的示意圖。
[0029]圖8是第二構造示例的像素中N型半導體區域附近的製造工藝的示意圖。
[0030]圖9是結漏電流測評結果的示意圖。
[0031]圖10是第二構造示例的像素中N型半導體區域和第二電荷累積部分附近的橫截面構造的示意圖。
[0032]圖11是負固定電荷的大小與結漏電流之間關係的示意圖。
[0033]圖12是第三構造示例的像素的橫截面構造的示意圖。
[0034]圖13是第三構造示例的像素的製造工藝的示意圖。
[0035]圖14是第四構造示例的像素的橫截面構造的示意圖。
[0036]圖15是第四構造示例的像素的製造工藝的示意圖。
[0037]圖16是第五構造示例的像素的橫截面構造的示意圖。
[0038]圖17是第五構造示例的像素的製造工藝的示意圖。
[0039]圖18是用於描述堆疊構造的變化與N型半導體區域中負固定電荷量的關係的示意圖。
[0040]圖19是安裝在電子設備上的成像裝置的構造示例的框圖。
[0041]參考符號列表[0042]11固態成像元件
[0043]12像素陣列單元
[0044]13垂直驅動單元
[0045]14列處理單元
[0046]15水平驅動單元
[0047]16輸出單元
[0048]17驅動控制單元
[0049]21像素
[0050]22水平信號線
[0051]23垂直信號線
[0052]31PD (光電二極體)
[0053]32第一轉移柵極
[0054]33第二轉移柵極
[0055]34第三轉移柵極
[0056]35復位電晶體
[0057]36第一電荷累積部分
[0058]37第二電荷累積部分
[0059]38放大電晶體
[0060]39選擇電晶體
[0061]40電荷釋放柵極
[0062]41FD (浮置擴散)
[0063]42恆電流源
[0064]51半導體襯底
[0065]52N型半導體襯底
[0066]53P 型阱
[0067]61至64 N型半導體區域
[0068]65至66 P型半導體區域
[0069]67至 69 柵極
[0070]71P型半導體區域
[0071]72絕緣膜
[0072]73抗反射膜
[0073]74結漏控制膜
[0074]75層間膜
[0075]76配線
[0076]77穿通電極
[0077]81下電極
[0078]82上電極
[0079]83和84 穿通電極
[0080]85配線[0081]91氧化矽或低界面態氧化膜
[0082]101第一負固定電荷膜
[0083]102第二負固定電荷膜
[0084]103正固定電荷膜
【具體實施方式】
[0085]在下文中，參考附圖詳細描述應用了本技術的具體實施例。
[0086]圖1是應用了本發明的成像元件的實施例的構造示例的框圖。
[0087]固態成像元件11配 置為包括像素陣列單元12、垂直驅動單元13、列處理單元14、水平驅動單元15、輸出單元16和驅動控制單元17，如圖1所示。
[0088]像素陣列單元12包括多個以陣列形式設置的像素21，並且通過對應於像素21的行數的多個水平信號線22連接至垂直驅動單元13，通過對應於像素21的列數的多個垂直信號線23連接至列處理單元14。換言之，包含在像素陣列單元12中的多個像素21中的每個像素設置在水平信號線22和垂直信號線23的交叉點處。
[0089]垂直驅動單元13通過水平信號線22依次將用於驅動每個像素21的驅動信號(轉移信號、選擇信號或復位信號等)提供給包含在像素陣列單元12中的多個像素21的每一行。
[0090]列處理單元14在通過垂直信號線23從每個像素21輸出的像素信號上進行CDS(相關雙取樣)處理，以提取出像素信號的信號電平並且獲得對應於像素21的光接收量的像素數據。
[0091]針對包含在像素陣列單元12中的多個像素21的每一列，水平驅動單元15按順序將驅動信號提供給列處理單元14，該驅動信號用於使得從每個像素21獲取的像素數據能夠按順序從列處理單元14中輸出。
[0092]根據水平驅動單元15的驅動信號，適時地將像素數據從列處理單元14提供給輸出單元16，並且輸出單元16例如放大該像素數據且將所生成的像素數據輸出給後續階段的圖像處理電路。
[0093]驅動控制單元17控制固態成像元件11中每一區塊的驅動。例如，驅動控制單元17根據每一區塊的驅動時段生成時鐘信號並且將該時鐘信號提供給每一區塊。
[0094]接下來，將參考圖2描述像素21的構造示例。
[0095]如圖2所示，像素21配置為包括TO31、第一轉移柵極32、第二轉移柵極33、第三轉移柵極34、復位電晶體35、第一電荷累積部分36、第二電荷累積部分37、放大電晶體38、選擇電晶體39、電荷釋放柵極40和FD41。而且，用於從像素21輸出像素信號的恆電流源42通過垂直信號線23連接至像素21。
[0096]PD31是光電轉換部分，其接收照射到像素21上的光，並根據光的強度產生且累積電荷。
[0097]根據垂直驅動單元13所提供的轉移信號TG來驅動第一轉移柵極32。當第一轉移柵極32導通時，PD31中累積的電荷轉移到第一電荷累積部分36。這裡，在固態成像元件11中，在所有的TO31中同時(以相同的定時)進行從TO31到第一電荷累積部分36的電荷轉移。[0098]根據垂直驅動單元13所提供的轉移信號FG來驅動第二轉移柵極33。當第二轉移柵極33導通時，第一電荷累積部分36中累積的電荷轉移到FD41。
[0099]根據垂直驅動單元13所提供的轉移信號AG來驅動第三轉移柵極34。當第三轉移柵極34導通時，FD41和第二電荷累積部分37進入連接狀態。
[0100]根據垂直驅動單元13所提供的復位信號RST來驅動復位電晶體35。當復位電晶體35導通時，FD41中累積的電荷被釋放至電源電位VDR，並且FD41因此而復位。
[0101]第一電荷累積部分36構造成使其一末端連接在第一轉移柵極32與第二轉移柵極33之間而其另一末端接地(GND)，並且該第一電荷累積部分36累積通過第一轉移柵極32從TO31轉移的電荷。
[0102]第二電荷累積部分37構造成使其一末端通過第三轉移柵極34連接至FD41而其另一末端接地(GND)，並且該第二電荷累積部分37根據第三轉移柵極34的驅動、隨FD41 —起累積電荷。
[0103]通過選擇電晶體39，放大電晶體38以根據TO31產生、通過第一轉移柵極32和第二轉移柵極33轉移、且在FD41中累積的電荷的水平，輸出像素信號給垂直信號線23。
[0104]根據垂直驅動單元13所提供的選擇信號SEL來驅動選擇電晶體39，並且選擇電晶體39進入這樣的狀態:當選擇電晶體39導通時，來自放大電晶體38的像素信號可以被輸出給垂直信號線23。
[0105]根據垂直驅動單元13所提供的放電信號PG來驅動電荷釋放柵極40。當電荷釋放柵極40導通時，由Η)31產生的累積電荷被釋放到電源電位VDD，並且Η)31因此而復位。
[0106]FD41是浮置擴散區域，其包括連接至放大電晶體38的柵極的預定的累積電容器，並且FD41累積由TO31產生的電荷。而且，當第三轉移柵極34截止時，由TO31產生的電荷只累積在FD41中，並且當第三轉移柵極34導通時，電荷累積在FD41和第二電荷累積部分37中。
[0107]這裡，在像素21中，第一電荷累積部分36使用嵌入式MOS電容器，並且第二電荷累積部分37使用的電容器的每單位面積容量值大於第一電荷累積部分36。因此，可保證更大量的飽和電荷。而且，在低照度時，由TO31產生的電荷通過第一電荷累積部分36以良好的暗時(dark-time)特性累積。另一方面，像素21以如下的方式驅動:在高照度時，由TO31產生的電荷累積在第一電荷累積部分36和具有更大電容的第二電荷累積部分37中。因此，即使在低照度時也可獲得噪聲很小的圖像，並且即使在高照度時對應的動態範圍也較寬。
[0108]接下來，將參考圖3描述形成像素21的半導體襯底的橫截面示例。
[0109]如圖3所示，像素21形成在半導體襯底51中，並且半導體襯底51配置為使P型阱53例如形成在N型半導體襯底(N-sub) 52的表面上。而且，N型半導體區域61至64以及P型半導體區域65和66形成在P型阱53中，柵電極67至69形成在P型阱53的表面上並且柵電極間插置有絕緣薄膜(未示出)。
[0110]N型半導體區域61和P型半導體區域65包含在TO31中，N型半導體區域62和P型半導體區域66包含在第一電荷累積部分36中，並且N型半導體區域63包含在FD41中。
[0111]N型半導體區域64是擴散層，其充當接觸層以連接配線，該配線用於電連接第二電荷累積部分37和半導體襯底51，並且該擴散層是由高濃度N型構成的層(N+)。
[0112]柵電極67形成為覆蓋第一電荷累積部分36以及Η)31和第一電荷累積部分36之間的區域，並且柵電極67包含在第一轉移柵極32中。柵電極68形成在第一電荷累積部分36和FD41之間的區域中，並且包含在第二轉移柵極33中。柵電極69形成在FD41和N型半導體區域64之間的區域中，並且包含在第三轉移柵極34中。
[0113]在以這樣的方式構造的像素21中，當第一轉移柵極32根據提供到柵電極67的轉移信號TG而導通時，PD31接收光線時所產生的電荷從TO31轉移到第一電荷累積部分36。然後，當第二轉移柵極33根據提供到柵電極68的轉移信號FG而導通時，第一電荷累積部分36中累積的電荷轉移至FD41。這時，當第三轉移柵極34根據提供到柵電極69的轉移信號AG而導通時，轉移至FD41的電荷也在第二電荷累積部分37中累積。
[0114]接下來，將參考圖4描述像素21的第一構造示例。圖4示出了第一構造示例的像素21中N型半導體區域附近的橫截面構造。
[0115]如圖4所示，在半導體襯底51中，P型半導體區域71在距N型半導體區域64預定間隔處形成。而且，絕緣薄膜72、抗反射膜73、結漏控制膜74、層間膜75以及配線76從半導體襯底51的表面側開始依次堆疊。然後，形成穿通電極77以將N型半導體區域64連接至配線76。
[0116]P型半導體區域71在距N型半導體區域64預定間隔處形成，例如，以圍繞N型半導體區域64的外圍。
[0117]絕緣膜72是矽化物隔離膜(例如，SiO/Sin)。除了像素21之外，固態成像元件11還包括外圍電路(例如，圖1中的垂直驅動單元13、列處理單元14、水平驅動單元15、輸出單元16和驅動控制單元17)。因此，通常，由於形成了矽化物，還在像素21中形成矽化物隔離膜。
[0118]抗反射膜73是絕緣膜(例如，HS-SiN)，所述絕緣膜具有防止入射到TO31上的光線在表層型CMOS圖像傳感器中反射的功能。而且，當執行接觸處理時，抗反射膜73起到阻擋層的作用。
[0119]而且，在絕緣膜72和抗反射膜73中形成開口 78，其對應於形成N型半導體區域64的位置。開口 78形成為使得N型半導體區域64的整個表面可靠地打開，並且範圍大於N型半導體區域64，例如，該範圍還包括N型半導體區域64和P型半導體區域71之間的區域。
[0120]結漏控制膜74形成為覆蓋N型半導體區域64的表面，並且是固定電荷膜(例如，HfO2或Al2O3)，其相對於N型半導體區域64具有負固定電荷(例如，在HfO2的情況下，電荷量:-3El IcnT2)。結漏控制膜74形成為具有例如約Inm至約15nm的膜厚度。
[0121]層間膜75形成在配線層中的多個層中所形成的各配線(配線76和未示出的其他配線)之間，以使各配線彼此絕緣，該配線層堆疊在包含在固態成像元件11中的半導體襯底中。
[0122]配線76形成為堆疊在層間膜75上，並且連接至與第二電荷累積部分37連接的穿通電極(例如，圖6中的穿通電極83，下面將進行描述)。
[0123]穿通電極77形成在接觸孔中並且將N型半導體區域64連接至配線76，該接觸孔形成為穿透結漏控制膜74和層間膜75。
[0124]接下來，將參考圖5描述像素21中N型半導體區域64附近的製造工藝。
[0125]首先，第一工藝中，在通過在半導體襯底51上進行離子注入而形成N型半導體區域64和P型半導體區域71後，在半導體襯底51的表面上形成絕緣膜72和抗反射膜73。這裡，P型半導體區域71在距N型半導體區域64預定間隔處形成。
[0126]接下來，第二工藝中，光刻膠膜79形成於抗反射膜73的表面上。光刻膠膜79被圖形化而形成開口，該開口對應於絕緣膜72和抗反射膜73中形成的開口 78。這裡，如圖5所示，圖形化的光刻膠膜79的開口寬度a大於N型半導體區域64的寬度b。
[0127]而且，第三工藝中，在絕緣膜72和抗反射膜73中形成開口 78，並且光刻膠膜79因此被移除。此時，為了避免對N型半導體區域64的物理刮擦，首先對抗反射膜73進行幹法刻蝕直至該工藝被絕緣膜72阻擋。其後，使用例如稀氫氟酸(DHF)對絕緣膜72進行溼法刻蝕直至形成開口 78。
[0128]然後，第四工藝中，結漏控制膜74形成於整個表面上。而且，結漏控制膜74被圖形化為理想布局，並通過幹法刻蝕進行處理。
[0129]其後，如圖4所示，層間膜75堆疊於結漏控制膜74上，依次形成接觸孔、穿通電極77和配線76。
[0130]像素21中，如上所述，在堆疊層間膜75之前形成開口 78;然後，具有負固定電荷的結漏控制膜74形成於N型半導體區域64上，從而覆蓋N型半導體區域64。由於可減少N型半導體區域64的最外表面上噴射電子的源(耗盡層區域)，能夠減少從N型半導體區域64流動至半導體襯底51的結漏電流。
[0131]也就是說，當全局快門方案用於固態成像元件11時，延長了用於在N型半導體區域64中累積從TO31傳輸的電荷的時間。為此，當沒有形成結漏控制膜74時，存在從N型半導體區域64表面噴出的電子可能增加並且像素21的暗電流特性可能劣化的問題。但是，通過在像素21中形成結漏控制膜74，能防止像素21的暗電流特性劣化。
[0132]具體來說，當相對於像素21的N型半導體區域64形成開口 78以使其寬度大於N型半導體區域64時，結漏控制膜74可形成為使N型半導體區域64的表面被可靠覆蓋。因此，通過用結漏控制膜74覆蓋N型半導體區域64的整個表面，能最大限度地防止結漏電流的產生。
[0133]而且，由於可通過減少結漏電流來抑制像素21內的暗電流，可抑制固態成像元件11所捕獲的圖像中因暗電流產生的噪聲，從而改善圖像質量。
[0134]而且，結漏控制膜74例如也可以被用作第二電荷累積部分37中的電容膜。
[0135]圖6示出了像素21中的N型半導體區域64和第二電荷累積部分37附近的橫截面構造。而且，在圖6中，因為N型半導體區域64附近的構造與圖4中的相同，所以省略了其詳細的構造。
[0136]如圖6所示，第二電荷累積部分37包括堆疊於半導體襯底51上的下電極81和堆疊於下電極81上的上電極82，上、下電極間插置有結漏控制膜74。
[0137]下電極81例如是多晶矽電極，並且其通過穿通電極83連接至配線76。也就是說，下電極81通過穿通電極83、配線76和穿通電極77連接至N型半導體區域64。另一方面，上電極82通過穿通電極84和配線85接地。
[0138]因此，結漏控制膜74形成為夾設在包含在第二電荷累積部分37中的下電極81和上電極82之間，並且因此可以充當第二電荷累積部分37的電容膜。
[0139]也就是說，在製造像素21時，可在N型半導體區域64上形成結漏控制膜74的同時形成第二電荷累積部分37的電容膜。因此，能夠縮短像素21的製造工藝。
[0140]接下來，將參考圖7描述第二構造示例的像素21A。該像素21A與參考圖2和3描述的像素21具有相同的構造，而N型半導體區域64中與第二電荷累積部分37的連接構造不同於參考圖4所描述的連接構造。
[0141]圖7示出了像素21A中N型半導體區域附近的橫截面構造。
[0142]如圖7所示，與圖4中像素21相比，像素21A在構造上的區別在於:在形成有N型半導體區域64的半導體襯底51上形成氧化矽或低界面態氧化膜91。此外，雖然穿通電極77配置為與圖4中像素21的N型半導體區域64直接接觸，但是氧化矽或低界面態氧化膜91配置為插置在像素21A中穿通電極77和N型半導體區域64之間。
[0143]也就是說，在像素21A中，氧化矽或低界面態氧化膜91、絕緣膜72、抗反射膜73、結漏控制膜74、層間膜75和配線76從半導體襯底51的表面開始依次堆疊。此外，在絕緣膜72和抗反射膜73中形成開口 78之後，結漏控制膜74形成為經由氧化矽或低界面態氧化膜91覆蓋N型半導體區域64的表面。因此，像素21A採用的構造具有堆疊結構，其中，氧化矽或低界面態氧化膜91和結漏控制膜74堆疊於半導體襯底51上。
[0144]這裡，例如，包含諸如矽、鉿、鋁、鉭、鈦、釔和鑭系元素的元素中的至少一種元素的絕緣膜可用作結漏控制膜74。而且，例如，選自氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鈦(TiO2)和氧化鉭(Ta2O5)的氧化物可用作結漏控制膜74。
[0145]接下來，將參考圖8描述像素21A中N型半導體區域64附近的製造工藝。
[0146]首先，第一工藝中，通過普通CMOS工藝在半導體襯底51中形成N型半導體區域64和P型半導體區域71之後，在半導體襯底51上使用例如稀氫氟酸(DHF)執行移除底層氧化膜或天然氧化膜的工藝。然後，在半導體襯底51的表面上形成氧化矽或低界面態氧化膜91。例如，通過將溫度設置至900°C、將02/H2的濃度設置至10%並且在約3nm/10秒的條件下形成熱氧化膜而對矽進行氧化。然後，絕緣膜72和抗反射膜73形成於該氧化矽或低界面態氧化膜91上。
[0147]接下來，第二工藝中，結漏控制膜74被圖形化以便形成在氧化矽上或低界面態氧化膜91上。也就是說，如圖8所示，光刻膠膜79被圖形化以使得光刻膠膜79中形成開口，該開口對應於形成在絕緣膜72和抗反射膜73中的開口 78，並且光刻膠膜79形成在抗反射膜73的表面上。這裡，如圖8所示，圖形化的光刻膠膜79的開口寬度大於N型半導體區域64的寬度b。
[0148]其後，第三工藝中，根據光刻膠膜79的圖形、通過幹法刻蝕形成開口 78。此時，為了避免N型半導體區域64的物理刮擦，首先對抗反射膜73進行幹法刻蝕直至該工藝被絕緣膜72阻擋。然後，通過使用比如稀氫氟酸(DHF)的溼法刻蝕來剝離絕緣膜72的剩餘部分，使得氧化矽或低界面態氧化膜91曝露於開口 78的底面。之後，光刻膠膜79被移除。
[0149]然後，第四工藝中，在曝露於開口 78的底面的氧化矽或低界面態氧化膜91上形成結漏控制膜74，使得其膜厚度在例如約Inm至15nm的範圍內。而且，結漏控制膜74被圖形化為理想布局，並通過幹法刻蝕進行處理。
[0150]其後，如圖7所示，層間膜75堆疊於結漏控制膜74上，接觸孔形成於結漏控制膜74和層間膜75中，穿通電極77與配線76先後形成。這裡，穿通電極77的上端直接連接至配線76，並且穿通電極77的下端經由氧化矽或低界面態氧化膜91連接至N型半導體區域64。
[0151 ] 在像素2IA中，如上所述，在開口 78中採用堆疊結構，其中，結漏控制膜74經由氧化矽或低界面態氧化膜91堆疊於半導體襯底51上。因此，在像素21Α中，能夠改善對從N型半導體區域64的表面流至半導體襯底51的結漏電流的抑制效果。
[0152]也就是說，像素2IA中，結漏控制膜74堆疊於氧化矽或低界面態氧化膜91上的這種堆疊結構能減少耗盡層面積，且同時在N型半導體區域64的表面上保持低界面態。因此，在像素21Α中，即使在電場很強時，也可相較於像素21的構造而更多地減少結漏電流的產生。因此，當電場較強時，相較於像素21，其更能夠抑制暗電流的增加。
[0153]圖9是N型半導體區域64表面上結漏電流的測評結果的示意圖。
[0154]圖9示出了在對形成於半導體襯底51(其中形成有N型半導體區域64)中的絕緣膜採用三種構造時的簡化電特性結果。例如，在圖9的中間部分，示出了像素21Α的構造(即:採用的構造具有將氧化矽或低界面態氧化膜91和結漏控制膜74堆疊於半導體襯底51上的堆疊結構)中的漏電量。而且，在圖9的右側，示出了像素21的構造(即:採用的構造具有將結漏控制膜74堆疊於半導體襯底51上的結構)中的漏電量。而且，在圖9的左側，示出了採用具有在半導體襯底51中堆疊用作絕緣膜的TEOS (四乙氧基矽烷)膜的結構的構造中的 漏電量。
[0155]如圖9所示，像素21Α的構造中的漏電量是2.40055Ε-11 [Α]，像素21的構造中的漏電量是2.96183Ε-11[Α]，並且採用TEOS膜用作絕緣膜的構造中的漏電量是
3.10418Ε-11[Α]。因此，相比於其他構造，通過採用將氧化矽或低界面態氧化膜91和結漏控制膜74堆疊於半導體襯底51上的堆疊構造，可以抑制結漏電流產生。
[0156]而且，如圖10所示，也可以在像素21Α中採用參照圖6描述的構造，即:結漏控制膜74同時被用作第二電荷累積部分37的電容膜的構造。
[0157]圖10為N型半導體區域64和第二電荷累積部分37附近的橫截面構造示例。而且，在圖10中，將省略與圖6共通的構造的詳細描述。
[0158]如圖10所示，像素21Α配置為具有將結漏控制膜74堆疊於氧化矽上或低界面態氧化膜91上的堆疊結構。而且，在像素2IA中，下電極81堆疊於半導體襯底51之上，且氧化矽或低界面態氧化膜91插置於其間。此外，結漏控制膜74形成為夾設在下電極81和上電極82之間，並包含在第二電荷累積部分37中，因此可以用作第二電荷累積部分37的電容膜。
[0159]然而，在固態成像元件11中，如上所述，有必要不僅減少N型半導體區域64(其同時是連接至第二電荷累積部分37的擴散層)中的暗電流，而且還要減少TO31中的暗電流。通常來說，具有大量負固定電荷的膜可以減少TO31中的暗電流。相應地，通過在像素21中形成具有大量負固定電荷的結漏控制膜74(例如，Al2O3)，PD31中的暗電流可視為減少了。
[0160]下面將參考圖11描述在結漏控制膜74具有大量負固定電荷的情況下以及在結漏控制膜74具有少量負固定電荷的情況下、N型半導體區域64中的結漏電流。
[0161]圖1lA與圖4類似地示出了形成有結漏控制膜71於其中的像素21的橫截面構造。而且，對於像素21，圖11不僅如圖4那樣示出了 N型半導體區域64附近的橫截面構造，而且還示出了形成有TO31於其中的部分。但是，第一電荷累積部分36(圖3)未示出，且絕緣膜72和抗反射膜73 (圖4)未示出。[0162]而且，如圖1lB所示，在採用具有少量負固定電荷的結漏控制膜74(例如，HfO2)時，可抑制N型半導體區域64中結漏電流的產生。也就是說，在這種情況下，N型半導體區域64中結漏電流減少得比沒有形成結漏控制膜74的構造(無負電荷)中的多。然而，在這種情況下，可減少TO31中的暗電流。
[0163]另一方面，當具有大量負固定電荷的結漏控制膜74 (例如，Al2O3)用於減少TO31中產生的暗電流的目的時，N型半導體區域64中的電場增加，且會產生可觀的結漏電流。也就是說，在這種情況下，結漏電流增加得比沒有形成結漏控制膜74 (無負電荷)的構造中的多。
[0164]因此，難以實現在抑制N型半導體區域64中結漏電流的產生的同時減少Η)31中的暗電流。
[0165]接下來，將參照圖12描述第三構造示例的像素21B。
[0166]像素21B中，如圖12所示，通過在半導體襯底51中接合併形成N型半導體區域61和P型半導體區域65而構造PD31，並且FD41配置成包括經由柵電極68形成的N型半導體區域63。而且，經由柵電極69從FD41形成用作連接第二電荷累積部分37的接觸面的、N型半導體區域64，並且P型半導體區域71在距N型半導體區域64預定間隔處形成。
[0167]而且，在像素21B中，第一負固定電荷膜101和第二負固定電荷膜102形成為堆疊在TO31之上，並且第二負固定電荷膜102形成為在N型半導體區域64之上的單層。因此，像素21B可構造成使得TO31中的負固定電荷量不同於N型半導體區域64中的負固定電荷量。
[0168]而且，選擇材料以使得第二負固定電荷膜102上的負固定電荷量少於第一負固定電荷膜101上的負固定電荷量。因此，像素21B可構造成使得TO31中的負固定電荷量少於N型半導體區域64中的負固定電荷量。
[0169]相應地，在像素21B中，N型半導體區域64中結漏電流的產生得到抑制，並且Η)31中的暗電流也得以減少。也就是說，在像素21Β中，通過第二負固定電荷膜102來構造結漏控制膜，並且通過第一負固定電荷膜101和第二負固定電荷膜102的堆疊結構來構造暗電流抑制膜。
[0170]接下來，將參照圖13描述像素21Β的製造工藝。
[0171]首先，與相關領域中製造CMOS圖像傳感器的工藝一樣，在半導體襯底51上形成STI (淺溝槽隔離)以及SW (側壁)。然後，通過在半導體襯底51上執行N型離子種類(例如，P或As)的離子注入而形成N型半導體區域64。而且，通過在半導體襯底51上執行P型離子種類(例如，B或BF2)的離子注入而在距N型半導體區域64預定間隔處形成P型半導體區域71。然後，例如，通過使用比如稀氫氟酸(DHF)從半導體襯底51移除底層氧化膜或天然氧化膜並且進行高溫氨水解來執行界面處理。
[0172]這之後,第一工藝中，例如,通過形成膜厚度為約Inm至約15nm的Al2O3膜而形成第一負固定電荷膜101。
[0173]接下來，第二工藝中，在半導體襯底51中形成光刻膠膜79，並通過光刻對光刻膠膜79進行圖形化以使其形成開口，從而使得光刻膠膜79的寬度大於N型半導體區域64的寬度。然後，使用稀氫氟酸(DHF)、通過幹法刻蝕或溼法刻蝕移除N型半導體區域64上層部分中的第一負固定電荷膜101。[0174]然後，第三工藝中，移除光刻膠膜79，並且在底層部分上通過高溫氨水解來實施界面處理；並且其後，例如，通過形成膜厚度約Inm至約15nm的HfO2膜而形成第二負固定電荷膜102。此後，如圖12所示，層間膜75堆疊於第二負固定電荷膜102上，依次形成接觸孔、穿通電極77和配線76。
[0175]如上所述，像素21B制為使得相對於TO31形成第一負固定電荷膜101和第二負固定電荷膜102的堆疊結構，並且相對於N型半導體區域64形成僅第二負固定電荷膜102的堆疊結構。
[0176]接下來，通過選擇能夠使第一負固定電荷膜101中負固定電荷量大於第二負固定電荷膜102中負固定電荷量的材料、實現具有TO31中負固定電荷量大於N型半導體區域64中負固定電荷量的關係的構造。因此，可製造出能夠抑制N型半導體區域64中結漏電流的產生並且減少Η)31中的暗電流的像素21B。
[0177]接下來，將參照圖14描述第四構造示例的像素21C。
[0178]與圖12中的像素21B—樣，圖14所示的像素21C的構造具有TO31中負固定電荷量大於N型半導體區域64中負固定電荷量的關係。但是，像素21C具有與圖12中像素21B不同的構造，區別在於在N型半導體區域64中形成第一負固定電荷膜101和正固定電荷膜103的堆疊結構以及在Η)31中形成僅第一負固定電荷膜101的堆疊結構。像素2IC的剩餘構造與圖12中像素21B的相同，並且因此省略其詳細描述。
[0179]也就是說，在像素21C中，第一負固定電荷膜101形成於TO31之上，並且該第一負固定電荷膜101和正固定電荷膜103形成為堆疊於N型半導體區域64之上。因此，像素21C可構造成使得TO31中的負固定電荷量不同於N型半導體區域64中的負固定電荷量。更進一步，像素21C可配置為使得N型半導體區域64中的負固定電荷量少於TO31中的負固定電荷量。
[0180]相應地，像素21C可以抑制N型半導體區域64中結漏電流的產生並且減少Η)31中的暗電流。即:在像素21C中，通過第一負固定電荷膜101和正固定電荷膜103的堆疊結構形成結漏控制膜，並且通過第一負固定電荷膜101形成暗電流抑制膜。
[0181]接下來，將參照圖15描述像素21C的製造工藝。
[0182]首先,與製造像素21Β的工藝一樣,N型半導體區域64和P型半導體區域71形成於半導體襯底51中。其後，第一工藝中，通過形成Al2O3膜而形成第一負固定電荷膜101，並且通過在第一負固定電荷膜101之上形成氧化矽膜或氮化矽膜而形成正固定電荷膜103。
[0183]接下來，第二工藝中，光刻膠膜79形成於半導體襯底51中，並且通過光刻對光刻膠膜79中形成TO31的部分進行圖形化。
[0184]然後，第三工藝中，通過幹法刻蝕或溼法刻蝕移除TO31的上層部分中的正固定電荷膜103，並且光刻膠膜79因此被移除。這裡，當正固定電荷膜103被移除時，調整像素21C中的第一負固定電荷膜101以使得其厚度大於像素21Β中第一負固定電荷膜101的厚度，從而避免用作正固定電荷膜103的底層部分的、第一負固定電荷膜101被完全移除。
[0185]其後，如圖14所不,層間膜75被堆疊於第二負固定電荷膜102和正固定電荷膜103上，依次形成接觸孔、穿通電極77和配線76。
[0186]如上所述，像素21C制為使得在TO31中形成僅第一負固定電荷膜101的堆疊結構，並且在N型半導體區域64中形成第一負固定電荷膜101和正固定電荷膜103的堆疊結構。因此，實現了具有ro31中負固定電荷量大於N型半導體區域64中負固定電荷量的關係的構造。相應地，可製造出能夠抑制N型半導體區域64中結漏電流的產生並且減少TO31中的暗電流的像素21C。
[0187]接下來，將參照圖16描述像素21D的製造工藝。
[0188]與圖12中的像素21B—樣，圖16所示的像素21D的構造具有TO31中負固定電荷量大於N型半導體區域64中負固定電荷量的關係。但是，像素21D具有與圖12中像素21B不同的構造，區別是在N型半導體區域64中形成第二負固定電荷膜102和正固定電荷膜103的堆疊結構以及在TO31中形成第一負固定電荷膜101和第二負固定電荷膜102的堆疊結構。像素21D的剩餘構造與圖12中像素21B的構造相同，並且因此省略其詳細描述。
[0189]即:在像素21D中，第一負固定電荷膜101和第二負固定電荷膜102形成為堆疊於TO31之上，並且第二負固定電荷膜102和正固定電荷膜103形成為堆疊於N型半導體區域64之上。更進一步，像素21D可配置為使得N型半導體區域64中的負固定電荷量少於PD31中的負固定電荷量。
[0190]相應地，像素21D可以抑制N型半導體區域64中結漏電流的產生並且減少Η)31中的暗電流。即:在像素21D中，通過第二負固定電荷膜102和正固定電荷膜103的堆疊結構形成結漏控制膜，並且通過第一負固定電荷膜101和第二負固定電荷膜102的堆疊機構形成暗電流抑制膜。
[0191]接下來，將參照圖17描述像素21D的製造工藝。
[0192]首先,與製造像素21Β的工藝一樣,N型半導體區域64和P型半導體區域71形成於半導體襯底51中。其後,第一工藝中，通過形成Al2O3膜而形成第一負固定電荷膜101。與像素21Β的第二工藝一樣，移除N型半導體區域64的上層部分中的第一負固定電荷膜101，並且依次形成堆疊的第二負固定電荷膜102和正固定電荷膜103。
[0193]接下來，第二工藝中，光刻膠膜79形成於半導體襯底51中，並且通過光刻對光刻膠膜79中形成TO31的部分進行圖形化。
[0194]然後，第三工藝中，通過使用稀氫氟酸(DHF)、高溫磷酸或類似物的幹法刻蝕或溼法刻蝕來移除TO31的上層部分中的正固定電荷膜103，並且因此移除光刻膠膜79。這裡，當移除正固定電荷膜103時，用作正固定電荷膜103的底層部分的、第二負固定電荷膜102可能會被移除。但是，通過在形成第一負固定電荷膜101時調整其膜厚度來避免最底層的第一負固定電荷膜101被完全移除。
[0195]其後,如圖16所不,層間膜75堆疊於第二負固定電荷膜102和正固定電荷膜103上，依次形成接觸孔、穿通電極77和配線76。
[0196]如上所述，像素21D制為使得在TO31中形成第一負固定電荷膜101和第二負固定電荷膜102的堆疊結構以及在N型半導體區域64中形成第二負固定電荷膜102和正固定電荷膜103的堆疊結構。因此，實現了具有TO31中負固定電荷量大於N型半導體區域64中負固定電荷量的關係的構造。相應地，可製造出能夠抑制N型半導體區域64中結漏電流的產生並且減少Η)31中的暗電流的像素21D。
[0197]這裡，將參考圖18描述堆疊結構的變化與N型半導體區域64中負固定電荷量的關係。
[0198]圖18示出了當N型半導體區域64的堆疊結構變化時的平帶電壓。例如，示出了當圖4像素21的構造中形成用作結漏控制膜74的Al2O3膜時，在施加18V的平帶電壓時的對比。
[0199]如圖18所示，與圖4像素21中僅堆疊Al2O3膜以用作結漏控制膜74的堆疊結構相比，可以通過形成圖14中像素21C的構造而減小平帶電壓，S卩:形成作為第一負固定電荷膜101的Al2O3膜並且堆疊正固定電荷膜103的堆疊結構。
[0200]而且，相較於圖12中像素21B的構造，即:形成HfOJ莫作為第一負固定電荷膜101的構造，可以通過形成圖16中像素21D的構造而減小平帶電壓，S卩:形成作為第一負固定電荷膜101的HfO2膜並且堆疊正固定電荷膜103的堆疊結構。
[0201]而且，可以通過膜厚度、熱處理等來調節由圖14中像素21C的構造引起的平帶電壓的減少量以及圖16中像素21D的構造引起的平帶電壓的減少量。除此之外，因為調整的程度會因固態成像元件11或像素的設計而不同，調整平帶電壓的減少量以獲得適用於每個裝置的負固定電荷。
[0202]在本實施例中，已經描述了在半導體襯底51中形成N型半導體區域64和P型半導體區域71的構造，但是所有上述像素21的構造示例中，可以更改離子注入的配置。即:可形成高濃度的P型半導體區域(P型離子種類:B、BF2等)作為擴散層，該擴散層用作與半導體襯底51中第二電荷累積部分37的連接部分，並且可在距該擴散層預定間隔處形成N型半導體區域(N型電子種類:P、As等)。
[0203]而且，例如，固態成像元件11可應用於表面輻照型CMOS圖像傳感器和背面輻照型CMOS圖像傳感器中的任何一個。在該表面輻照型CMOS圖像傳感器中，從表面側(其上在半導體襯底51中堆疊有配線層)輻照入射光；在該背面輻射型CMOS圖像傳感器中，從與表面側(其上在半導體襯底51中堆疊有配線層)相對的背面輻照入射光。
[0204]更進一步，如上所述的固態成像元件11例如可應用於不同的電子器件，比如成像系統(如數位照相機或數碼攝像機)、具有成像功能的行動電話或其他具有成像功能的裝置。
[0205]圖19是安裝在電子裝置上的成像器件的構造示例的框圖。
[0206]如圖19所示，成像裝置201包括光學系統202、成像元件203、信號處理電路204、顯示器205以及存儲器206，並且構造成可以捕獲靜態圖像和動態圖像。
[0207]光學系統202包括一個或多個透鏡，並將圖像光線(入射光)從物體引導至成像元件203，使得圖像可以形成於成像元件203的光接收表面(傳感器單元)。
[0208]如上所述的構造示例中的固態成像元件11可應用於成像元件203。根據通過光學系統202在光接收表面上形成的圖像，在成像元件203中累積電荷達一定時間段。而且，向信號處理電路204提供對應於被累積在成像元件203中的電荷的信號。
[0209]信號處理電路204對成像元件203輸出的信號電荷執行各種信號處理。當信號處理電路204執行信號處理時，所獲得的圖像(圖像數據)提供給顯示器205以用於顯示或提供給存儲器206以用於存儲(記錄)。
[0210]通過應用包括如上所述構造示例的像素21的固態成像元件11作為成像裝置201中的成像元件203，能夠抑制暗電流的產生並且獲得更高質量的圖像。
[0211]此外，本技術方案也可如下構成。
[0212](I).一種固態成像元件，包括:[0213]高濃度擴散層，其配置為用作連接部分，配線通過所述連接部分連接至半導體襯底；以及
[0214]結漏控制膜，其形成以覆蓋所述擴散層的表面。
[0215](2).根據⑴的固態成像元件，其中，為了將所述配線連接至所述擴散層，堆疊在所述半導體襯底上的絕緣膜中形成的開口的寬度大於所述擴散層的寬度。
[0216](3).根據(I)或⑵的固態成像元件，還包括:
[0217]電荷累積部分，其配置為累積由光電轉換部分產生的電荷，所述光電轉換部分根據接收的光量產生電荷，
[0218]其中，所述結漏控制膜還用作所述電荷累積部分的電容膜。
[0219](4).根據(I)至(3)中任一的固態成像元件，其中，在所述擴散層和所述結漏控制膜之間形成氧化矽或低界面態氧化膜，並且所述固態成像元件包含堆疊結構，在所述堆疊結構中所述氧化矽或低界面態氧化膜和所述結漏控制膜堆疊在所述半導體襯底上。
[0220](5).根據⑴至(4)中任一的固態成像元件，還包括:
[0221]光電轉換部分，其配置為根據光照量產生並且積累電荷；以及
[0222]暗電流抑制膜，其形成以覆蓋所述光電轉換部分的表面，
[0223]其中，所述擴散層之上的所述結漏控制膜和所述光電轉換部分之上的所述暗電流抑制膜的負固定電荷量不同。
[0224](6).根據⑴至(5)中任一的固態成像元件，其中，所述擴散層之上的所述結漏控制膜的負固定電荷量被設定為少於所述光電轉換部分之上的所述暗電流抑制膜的負固定電荷量。
[0225](7).根據⑴至(6)中任一的固態成像元件，其中，形成在所述光電轉換部分之上的所述暗電流抑制膜被配置為具有第一負固定電荷膜和第二負固定電荷膜的堆疊結構，所述第二負固定電荷膜的固定電荷量少於所述第一負固定電荷膜的固定電荷量，並且
[0226]其中，形成在所述擴散層之上的所述結漏控制膜是通過所述第二負固定電荷膜形成的。
[0227](8).根據⑴至(6)中任一的固態成像元件，其中，形成在所述擴散層之上的所述結漏控制膜被配置為具有負固定電荷膜和正固定電荷膜的堆疊結構，並且，
[0228]其中，形成在所述光電轉換部分之上的所述暗電流抑制膜是通過所述負固定電荷膜形成的。
[0229](9).根據⑴至(6)中任一的固態成像元件，其中，形成在所述光電轉換部分之上的所述暗電流抑制膜被配置為具有所述第一負固定電荷膜和第二負固定電荷膜的堆疊結構，所述第二負固定電荷膜的固定電荷量少於所述第一負固定電荷膜的固定電荷量，並且
[0230]其中，形成在所述擴散層之上的所述結漏控制膜被配置為具有所述第二負固定電荷膜和正固定電荷膜的堆疊結構。
[0231]此外，本實施例不限於如上所述的實施例，並且可在不脫離本公開宗旨的情況下進行各種變化。
【權利要求】
1.一種固態成像元件，包括: 高濃度擴散層，配置為用作連接部分，配線通過所述連接部分連接至半導體襯底；以及 結漏控制膜，形成以覆蓋所述擴散層的表面。
2.根據權利要求1所述的固態成像元件，其中，為了將所述配線連接至所述擴散層，堆疊在所述半導體襯底上的絕緣膜中形成的開口的寬度大於所述擴散層的寬度。
3.根據權利要求1所述的固態成像元件，還包括: 電荷累積部分，配置為累積由光電轉換部分產生的電荷，所述光電轉換部分根據接收的光量產生電荷， 其中，所述結漏控制膜還用作所述電荷累積部分的電容膜。
4.根據權利要求1所述的固態成像元件，其中，在所述擴散層和所述結漏控制膜之間形成氧化矽或低界面態氧化膜，並且所述固態成像元件包含堆疊結構，在所述堆疊結構中所述氧化矽或低界面態氧化膜和所述結漏控制膜堆疊在所述半導體襯底上。
5.根據權利要求1所述的固態成像元件，還包括: 光電轉換部分，配置為根據光照量產生並且積累電荷；以及 暗電流抑制膜，形成以覆蓋所述光電轉換部分的表面， 其中，所述擴散層之上的所述結漏控制膜和所述光電轉換部分之上的所述暗電流抑制膜的負固定電荷量不同。
6.根據權利要求5所述的固態成像元件，其中，所述擴散層之上的所述結漏控制膜的負固定電荷量被設定為少於所述光電轉換部分之上的所述暗電流抑制膜的負固定電荷量。
7.根據權利要求6所述的固態成像元件，其中，形成在所述光電轉換部分之上的所述暗電流抑制膜被配置為具有第一負固定電荷膜和第二負固定電荷膜的堆疊結構，所述第二負固定電荷膜的固定電荷量少於所述第一負固定電荷膜的固定電荷量，並且 其中，形成在所述擴散層之上的所述結漏控制膜是通過所述第二負固定電荷膜形成的。
8.根據權利要求6所述的固態成像元件，其中，形成在所述擴散層之上的所述結漏控制膜被配置為具有負固定電荷膜和正固定電荷膜的堆疊結構，並且， 其中，形成在所述光電轉換部分之上的所述暗電流抑制膜是通過所述負固定電荷膜形成的。
9.根據權利要求6所述的固態成像元件，其中，形成在所述光電轉換部分之上的所述暗電流抑制膜被配置為具有所述第一負固定電荷膜和第二負固定電荷膜的堆疊結構，所述第二負固定電荷膜的固定電荷量少於所述第一負固定電荷膜的固定電荷量，並且 其中，形成在所述擴散層之上的所述結漏控制膜被配置為具有所述第二負固定電荷膜和正固定電荷膜的堆疊結構。
10.一種電子裝置，包括固態成像元件，所述固態成像元件配置為包括: 高濃度擴散層，用作連接部分，配線通過所述連接部分連接至半導體襯底；以及 結漏控制膜，形成以覆蓋所述擴散層的表面。
【文檔編號】H01L27/146GK103975437SQ201280060303
【公開日】2014年8月6日 申請日期:2012年12月4日 優先權日:2011年12月14日
【發明者】佐藤尚之 申請人:索尼公司