半導體驅動裝置以及半導體裝置製造方法
2023-05-20 10:13:01 5
半導體驅動裝置以及半導體裝置製造方法
【專利摘要】本發明的目的在於提供一種能夠在例如包含D鎖存電路等在內的電平移位電路中，抑制負電湧的不良影響的技術。半導體驅動裝置具有負電湧檢測電路(32)、電平移位電路(31)。負電湧檢測電路(32)檢測在P側SW元件(1a)與N側SW元件(1b)的連接點(1c)處是否產生了負電湧。電平移位電路(31)在由負電湧檢測電路(32)檢測出負電湧的產生的情況下，保持用於P側SW元件(1a)的驅動的驅動電壓。
【專利說明】半導體驅動裝置以及半導體裝置
【技術領域】
[0001]本發明涉及能夠驅動串聯連接在高電位與低電位之間的高壓側半導體開關元件以及低壓側半導體開關元件的半導體驅動裝置，以及具有該半導體驅動裝置的半導體裝置。
【背景技術】
[0002]在逆變器等用於驅動半導體開關元件的半導體驅動裝置中，高壓側半導體開關元件以及低壓側半導體開關元件的接通及斷開被反覆地進行切換。在該切換時等，產生成為電路的誤動作原因的負電湧。因此，到目前為止，提出了各種各樣的抑制負電湧的不良影響的技術(例如專利文獻I)。
[0003]另一方面，在上述的半導體驅動裝置中，利用了包含單觸發驅動電路、SR-FF鎖存電路或者D-FF鎖存電路等在內的電平移位電路。但是，近些年來，提出了取代這些電路而使用包含D鎖存電路等在內的β ON電平移位電路(always-on level shifter circuit)。
[0004]專利文獻1:日本特開2004 - 072942號公報
[0005]在近些年來提出的βΟΝ電平移位電路中，有時會產生負電湧，受到負電湧的不良影響。
【發明內容】
[0006]因此，本發明就是鑑於上述問題而提出的，其目的在於提供一種能夠在例如包含D鎖存電路等在內的電平移位電路中，抑制負電湧的不良影響的技術。
[0007]本發明所涉及的半導體驅動裝置，其能夠驅動串聯連接在高電位與低電位之間的高壓側半導體開關元件以及低壓側半導體開關元件，其中，該半導體驅動裝置具有:負電湧檢測電路，其檢測在所述高壓側半導體開關元件與所述低壓側半導體開關元件的連接點處是否產生了負電湧；以及電平移位電路，其在由所述負電湧檢測電路檢測出所述負電湧的產生的情況下，保持用於所述高壓側半導體開關元件的驅動的驅動電壓。
[0008]發明的效果
[0009]根據本發明，在由負電湧檢測電路檢測出負電湧的產生的情況下，保持用於高壓側半導體開關元件的驅動的驅動電壓。由此，例如在包含D鎖存電路等在內的電平移位電路中，能夠抑制負電湧的不良影響。
【專利附圖】
【附圖說明】
[0010]圖1是表示相關半導體裝置的結構的電路圖。
[0011]圖2是表示相關半導體裝置的結構的電路圖。
[0012]圖3是表不D鎖存電路的等效電路的電路圖。
[0013]圖4是表示相關半導體裝置的動作的時序圖。
[0014]圖5是表示實施方式I所涉及的HVIC驅動器的結構的電路圖。
[0015]圖6是表示實施方式I所涉及的半導體裝置的結構的電路圖。
[0016]圖7是表示實施方式I所涉及的半導體裝置的動作的時序圖。
[0017]圖8是表示實施方式2所涉及的HVIC驅動器的結構的電路圖。
[0018]圖9是表示實施方式3所涉及的HVIC驅動器的結構的電路圖。
[0019]圖10是表示實施方式4所涉及的HVIC驅動器的結構的電路圖。
[0020]圖11是表示實施方式5所涉及的HVIC驅動器的結構的電路圖。
[0021]圖12是表示實施方式6所涉及的HVIC驅動器的結構的電路圖。
[0022]圖13是表示實施方式7所涉及的HVIC驅動器的結構的電路圖。
[0023]圖14是表示實施方式7所涉及的半導體裝置的動作的時序圖。
[0024]圖15是表示實施方式8所涉及的HVIC驅動器的結構的電路圖。
[0025]圖16是表示實施方式9所涉及的半導體裝置的結構的電路圖。
[0026]標號的說明
[0027]Ia P側SW元件，Ib N側SW元件，Ic連接點，11 HVIC驅動器，31電平移位電路，32負電湧檢測電路，33c、33d齊納二極體，37、40a、40b N型M0SFET，39電流反射鏡電路，41a、41b雙極電晶體，42延遲電路，46a自舉二極體，46b自舉電容器，52電源。
【具體實施方式】
[0028]
[0029]首先，在對本發明的實施方式I所涉及的半導體驅動裝置以及具有該半導體驅動裝置的半導體裝置進行說明之前，對與它們相關的半導體裝置(下面稱為「相關半導體裝置」)進行說明。
[0030]圖1是表示逆變器控制裝置即相關半導體裝置的結構的電路圖。相關半導體裝置的結構為，具有:與高電位的P端子連接的P側SW(switching)元件Ia;與低電位(接地電位)的N端子連接的N側SW(switching)元件Ib ；P側續流二極體2a ；N側續流二極體2b ；電源51、52、53 ;以及具有8個端子(VCC端子、HIN端子、LIN端子、GND端子、VB端子、HO端子、VS端子、LO端子)的HVIC驅動器11。
[0031]P側SW元件Ia (高壓側半導體開關元件)以及N側SW元件Ib (低壓側半導體開關元件)構成逆變器，且串聯連接在P端子與N端子之間。P側SW元件Ia的柵極端子與HVIC驅動器11的HO端子連接，N側SW元件Ib的柵極端子與HVIC驅動器11的LO端子連接。另外，P側SW元件Ia與N側SW元件Ib的連接點Ic連接至HVIC驅動器11的VS端子，並且，經由L端子與未圖示的負載連接。
[0032]P側續流二極體2a的兩端與P側SW元件Ia的源極端子以及漏極端子連接，N側續流二極體2b的兩端與N側SW元件Ib的源極端子以及漏極端子連接。
[0033]電源51的正極以及負極分別與P端子以及N端子連接。電源52的正極以及負極分別與HVIC驅動器11的VCC端子以及GND端子連接。電源53的正極以及負極分別與HVIC驅動器11的VB端子以及VS端子連接。
[0034]在按照上述方式構成的相關半導體裝置中，HVIC驅動器11通過基於輸入至HIN端子以及LIN端子的輸入信號，控制P側SW元件Ia的柵極電壓以及N側SW元件Ib的柵極電壓，從而將P側SW元件Ia以及N側SW元件Ib接通以及斷開。即，作為半導體驅動裝置的HVIC驅動器11能夠驅動P側SW元件Ia以及N側SW元件lb。
[0035]在這裡，經由L端子與連接點Ic連接的未圖示的負載通常具有線圈等電感。因此，即使通過HVIC驅動器11的驅動控制，將P側SW元件Ia從接通切換至斷開，也將會使得電流繼續從連接點Ic經由L端子流向負載。例如，繼續流動從接地電位的N端子依次通過N側續流二極體2b、連接點Ic以及L端子的電流等。
[0036]其結果，產生VS端子(連接點Ic)的電位以與作為雜散電感和dl/dt的乘積而得到的值相對應的量低於GND端子(接地電位)的負電湧(下面有時記為「VS負電湧」)。另夕卜，在除了 P側SW元件Ia從接通切換至斷開時以外，有時也產生VS負電湧。已知這種VS負電湧的產生是電路誤動作的原因，即使在HVIC驅動器11具有近些年提出的包含D鎖存電路17在內的高電壓電平移位電路的情況下，有時也產生VS負電湧。
[0037]圖2是表示圖1中HVIC驅動器11具有包含D鎖存電路17在內的電平移位電路31(β0Ν電平移位電路)的結構的一個例子的電路圖。
[0038]圖2所示的HVIC驅動器11的結構為，具有:β ON控制電路12a、12b ;電阻13a、13b ;高壓電晶體14a、14b ;二極體15a、15b ;邏輯反轉元件16a、16b ;具有3個端子(D端子、STB端子、Q端子)的D鎖存電路17 ;以及緩衝電路18a、18b。
[0039]其中，β ON控制電路12a、電阻13a、13b、高壓電晶體14a、14b、二極體15a、15b、邏輯反轉元件16a、16b、D鎖存電路17以及緩衝電路18a構成了上述的電平移位電路31。省略有關理由的說明，根據該電平移位電路31，即使在脈寬較窄的情況下，電壓隨時間的變化較大的情況下，也能夠抑制H鎖存.L鎖存的誤動作，並且，能夠減小電路面積。
[0040]下面，對HVIC驅動器11的各結構要素進行詳細地說明。
[0041]輸入主要用於驅動P側SW元件Ia的輸入信號的HIN端子，與β ON控制電路12a的一端連接。電阻13a以及高壓電晶體14a串聯連接在VB端子與GND端子之間，高壓電晶體14a的柵極端子與β ON控制電路12a的另一端連接。電阻13a和高壓電晶體14a在連接點61a處進行連接，連接點61a經由二極體15a而與VS端子連接。另外，連接點61a經由邏輯反轉元件16a而與D鎖存電路17的D端子連接。
[0042]在以下說明中，將從邏輯反轉元件16a輸出的信號記為「MAIN信號」。該MAIN信號(第2信號)是基於VS端子(連接點Ic)的電位(第I電位)、VB端子的電位(預先確定的第2電位)、HIN端子的輸入信號而生成的。
[0043]電阻13b以及高壓電晶體14b串聯連接在VB端子和GND端子之間，高壓電晶體14b的柵極端子與GND端子連接。電阻13b和高壓電晶體14b在連接點61b處進行連接，連接點61b經由二極體15b而與VS端子連接。另外，連接點61b經由邏輯反轉元件16b而與D鎖存電路17的STB端子連接。
[0044]在以下的說明中，將從邏輯反轉元件16b輸出的信號記為「第IMASK信號」。該第IMASK信號是基於VS端子(連接點Ic)的電位(第I電位)、VB端子的電位(預先確定的第2電位)、GND端子的電位(低電位)而生成的。
[0045]圖3是表示D鎖存電路17的等效電路的電路圖。D鎖存電路17基於向STB端子輸入的第IMASK信號和向D端子輸入的MAIN信號而生成信號，從Q端子輸出該生成的信號。在第IMASK信號=L (Low)並且MAIN信號=H (High)的情況下，該D鎖存電路17從Q端子輸出H信號，在第IMASK信號=L並且MAIN信號=L的情況下，該D鎖存電路17從Q端子輸出L信號。S卩，在第IMASK信號=L的情況下，D鎖存電路17從Q端子輸出與MAIN信號相同邏輯值的信號。另一方面，在第IMASK信號=H的情況下，D鎖存電路17對在成為第IMASK信號=H的時刻從Q端子輸出的信號的邏輯值(H或者L)進行保持，該保持直至成為第IMASK信號=L為止。
[0046]返回圖2，緩衝電路18a連接在D鎖存電路17的Q端子與HO端子之間。
[0047]輸入主要用於驅動N側SW元件Ib的輸入信號的LIN端子與β ON控制電路12b連接。緩衝電路18b基於VCC端子以及GND端子之間的電位差、來自βΟΝ控制電路12b的信號(實質上是LIN端子的輸入信號)而生成信號，向LO端子輸出該生成的信號。在這裡，VCC端子以及GND端子之間的電位差相當於圖1所示的電源52的電壓，因此，電源52 (電源)是在N側SW元件Ib中使用的電源。
[0048]此外，在由以上結構構成的相關半導體裝置中，在產生了 VS負電湧的情況下，存在產生無法進行適當的輸出的模式的問題。利用表示相關半導體裝置的動作的圖4的時序圖，對該問題進行說明。此外，無法進行適當的輸出的模式，在圖4所示的期間t2?t4中產生。
[0049]如果從時刻tl順序地進行說明，則首先在時刻tl，HIN端子從L切換至H。
[0050]然後，在時刻t2附近，產生VS電位(VS端子的電位)為負的負電湧。由此，在第IMASK信號不反轉的情況下，在電平移位電阻上產生的信號、MAIN信號等進行反轉，其結果，HO電位(HO端子的電位)從H反轉至L。即，從產生負電湧的時刻t2附近至VS電位達到激活極限的時刻t3為止，即使HIN電位(HIN端子的電位)為Η，Η0電位也仍然反轉至L。
[0051]另外，在時刻t3，MAIN信號從L切換至H，並且，第IMASK信號從L切換至H，但是也要想到由於某種原因，有時第IMASK信號會在MAIN信號切換之前進行切換。在這種情況下，可以想到根據使用圖3進行了說明的D鎖存電路17的動作，在MAIN信號切換至H的時刻t3之後，HO端子的輸出也沒有切換至H而仍保持L不變。在這種情況下，直至VS電位為正的時刻(時刻t4)為止，來自HO端子的輸出不穩定。
[0052]與此相對，利用本發明的實施方式I所涉及的HVIC驅動器11以及半導體裝置，能夠解決這些問題。下面，對實施方式I所涉及的HVIC驅動器11以及半導體裝置進行說明。
[0053]
[0054]圖5是表示本發明的實施方式I所涉及的HVIC驅動器11的一部分的結構的電路圖。圖6是表示包含該HVIC驅動器11在內的實施方式I所涉及的半導體裝置的結構的電路圖。此外，在本實施方式I中，對與在相關半導體裝置中所說明的結構要素相同或者類似的結構標註相同的標號，以不同點為中心進行以下的說明。
[0055]圖5以及圖6所示的HVIC驅動器11，在圖2示出的HVIC驅動器11結構要素的基礎上，還具有邏輯和元件20、負電湧檢測電路32而構成。
[0056]負電湧檢測電路32檢測在VS端子即圖2示出的連接點Ic處是否產生了負電湧。在這裡，負電湧檢測電路32將VS電位和VB電位(VB端子的電位)進行比較。並且，在VS電位比VB電位低的情況下，負電湧檢測電路32檢測出沒有產生VS負電湧，向邏輯和元件20輸出表示該檢測結果的檢測信號(L信號)。另一方面，在VS電位比VB電位高的情況下，負電湧檢測電路32檢測出產生了 VS負電湧，向邏輯和元件20輸出表示該檢測結果的檢測信號(H信號)。下面，將負電湧檢測電路32輸出的檢測信號記為「第2MASK信號」。
[0057]邏輯和元件20與β ON控制電路12a、電阻13a、13b、高壓電晶體14a、14b、二極體15a、15b、邏輯反轉元件16a、16b、D鎖存電路17以及緩衝電路18a—起，構成了本實施方式I所涉及的電平移位電路31。
[0058]邏輯和元件20輸出表示第IMASK信號與第2MASK信號的邏輯和的信號，該第IMASK信號從邏輯反轉元件16a輸出，該第2MASK信號從負電湧檢測電路32輸出。邏輯和元件20的輸出被輸入至D鎖存電路17的STB端子。
[0059]下面，將邏輯和元件20輸出的信號記為「第3MASK信號」。在這裡，第IMASK信號是基於VS端子的電位、VB端子的電位、GND端子的電位而生成的。另一方面，第2MASK信號對應於負電湧檢測電路32的檢測結果。因此，基於第IMASK信號和第2MASK信號而生成的第3MASK信號(第I信號)是基於VS端子(連接點Ic)處的電位(第I電位)、VB端子的電位(預先確定的第2電位)、GND端子的電位(低電位)、負電湧檢測電路32的檢測結果而生成的。
[0060]D鎖存電路17基於向STB端子輸入的第3MASK信號、和向D端子輸入的MAIN信號而生成信號，從Q端子輸出該生成的信號。即，在第3MASK信號=L的情況下，D鎖存電路17從Q端子輸出與MAIN信號相同邏輯值的信號。另一方面，在第3MASK信號=H的情況下，D鎖存電路17直至第3MASK信號=L為止，對在成為第3MASK信號=H的時刻從Q端子輸出的信號的邏輯值(H或者L)進行保持。
[0061]電平移位電路31如以上所述對應於第3MASK信號，使MAIN信號進行電平移位。由此，在由負電湧檢測電路32檢測出VS負電湧的產生的情況下，電平移位電路31能夠保持用於P側SW元件Ia的驅動的驅動電壓。下面，對該情況進行詳細說明。
[0062]〈動作〉
[0063]圖7是表示本實施方式I所涉及的半導體裝置的動作的時序圖。在本實施方式I所涉及的半導體裝置中，與相關半導體裝置同樣地，在VS電位大於或等於VS激活極限並且向正方向(dv/dt為正)推移的情況下，將H信號輸入至D鎖存電路17的STB端子。在此基礎上，本實施方式I所涉及的半導體裝置在VS電位向負方向(dV/dt為負)推移而產生VS負電湧的情況下，也將H信號輸入至D鎖存電路17的STB端子。下面，對本實施方式I所涉及的半導體裝置的動作進行詳細說明。此外，圖7的時刻t2、t3、t4對應圖4的時刻t2、t3、t40
[0064]在通常情況下，第3MASK信號為L。因此，通過高壓電晶體14a的接通以及斷開的切換，MAIN信號切換至H以及L，伴隨該情況，HO端子的輸出也切換至H以及L。S卩，HO的輸出邏輯得以確定，得到穩定化。
[0065]在VS電位從GND電位(GND端子的電位)向高壓推移的情況(dV/dt為正的情況)下，位移電流從VB端子向GND端子流動。如果檢測出位移電流的產生則高壓電晶體14b接通，因此，在時刻t0，第IMASK信號從L切換至H，第3MASK信號也從L切換至H。如果H的第3MASK信號輸入至STB端子，則D鎖存電路17被邏輯固定。即，D鎖存電路17對在該時刻從Q端子輸出的信號的邏輯值進行保持。由此，能夠在因VS端子向高壓推移所造成的影響反映在MAIN信號之前，將HO端子的邏輯值(電位)固定。
[0066]另一方面，在時刻t2附近，VS電位向負方向(dV/dt為負)推移，如果產生VS負電湧，則VS電位變為比GND電位低。伴隨該情況，經由電源53 (圖6)而與VS端子連接的VB電位也變為比GND電位即高壓電晶體14b的漏極電位(漏極端子的電位)低。由此，高壓電晶體14b的源極.漏極的電位順序即電位的高低逆轉，從GND端子向VB端子流動電流。其結果，VS電位變為以對應於該電流的電流值與電阻13b的電阻值之積的值高於VB電位。
[0067]S卩，通常，VS電位比VB電位低，但是，在產生VS負電湧時，VS電位變為比VB電位高。負電湧檢測電路32以基於VS端子以及VB端子的電位順序的逆轉，檢測是否產生了 VS負電湧的方式構成。
[0068]因此，如果負電湧檢測電路32檢測出VS負電湧的產生，則將如圖7的時刻t2所示的H的第2MASK信號輸出至電平移位電路31的邏輯和元件20。伴隨該情況，第3MASK信號從L切換至H。如果H的第3MASK信號輸入至STB端子，則D鎖存電路17得到邏輯固定，HO端子的邏輯值(電位)被固定。
[0069]S卩，在相關半導體裝置中，在圖4的時刻t3，HO端子的邏輯值(電位)被固定，與此相對，在本實施方式I中，能夠在產生了 VS負電湧的圖4的時刻t2固定HO端子的邏輯值(電位)。因此，能夠在VS負電湧的影響反映在MAIN信號之前(在圖4的時刻t2，MAIN信號從H切換至L之前)，固定HO端子的邏輯值(電位)，能夠抑制HO電位在時刻t2向L進行反轉。另外，第3MASK信號的H從時刻t2至時刻t4為止得到保持，在該期間中HO端子的邏輯值(電位)也被固定，因此，從時刻t3至時刻t4的來自HO端子的輸出是穩定的。
[0070]根據以上的本實施方式I所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，在由負電湧檢測電路32檢測出VS負電湧的產生的情況下，保持用於P側SW元件Ia的驅動的驅動電壓。由此，能夠在因VS負電湧的產生造成的影響反映在MAIN信號之前，保持用於P側SW元件Ia的驅動的HO端子的電壓。因此，能夠抑制在相關半導體裝置中產生的HO電位的反轉、以及HO端子的輸出不穩定。即，根據本實施方式1，在包含D鎖存電路17等在內的βΟΝ電平移位電路中，能夠抑制VS負電湧的不良影響。
[0071]此外，在以上的說明中，負電湧檢測電路32將VB電位與VS電位進行比較，基於該比較結果，檢測是否產生了 VS負電湧，但是，不限定於該情況。例如，如下面說明的實施方式2及其以後的結構這樣，負電湧檢測電路32可以將VS電位與高壓電晶體14b的漏極電位(GND電位，連接點61b的電位)進行比較，基於該比較結果，檢測是否產生了 VS負電湧。
[0072]
[0073]圖8是表示本發明的實施方式2所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式2中，對與在實施方式I中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0074]本實施方式2所涉及的負電湧檢測電路32的結構為，具有:多個(在這裡為4個)齊納二極體33a、33b、33c、33d ;開關電路34 ;電阻35 ;以及邏輯反轉元件36。
[0075]4個齊納二極體33a?33d串聯連接在連接點61b和VS端子之間，齊納二極體33c(第I齊納二極體)與齊納二極體33d(第2齊納二極體)之間的電位輸入至開關電路34。齊納二極體33a?33d各自的擊穿電壓為Vz，在產生了 VS負電湧的情況下，齊納二極體33c與齊納二極體33d之間的電位為3XVz (預先確定的電位)。
[0076]開關電路34以及電阻35連接在VB端子和VS端子之間。開關電路34構成為，在齊納二極體33c與齊納二極體33d之間的電位成為3XVz (預先確定的電位)的情況下進行接通。
[0077]在以上的結構中，在產生了 VS負電湧的情況下，GND電位變為比VS電位高很多。因此，如果產生VS負電湧電壓，則高壓電晶體14b的漏極電位與VS電位之間的電壓Vd也變得相當高，齊納二極體33c與齊納二極體33d之間的電位鉗制在3 XVz。在齊納二極體33c與齊納二極體33d之間的電位成為3 X Vz的情況下(即，在產生了 VS負電湧的情況下)，開關電路34切換至接通，生成按照電阻35與開關電路34的導通電阻的比進行電壓分配所得到的信號的反轉信號，並將該反轉信號作為表示產生了 VS負電湧這一情況的檢測信號(H的第2MASK信號)。
[0078]即，在通常情況下(在沒有產生VS負電湧的情況下)，VS電位與GND電位為同等程度，因此，電壓Vd最大也不會大於或等於通常的VB-VS之間的電壓。在這種情況下，開關電路34不切換至接通，因此，沒有將表示產生了 VS負電湧的檢測信號(H的第2MASK信號)向D鎖存電路17的STB端子輸出。
[0079]另一方面，在產生VS負電湧，電壓Vd會變為大於或等於4X Vz的情況下，齊納二極體33c與齊納二極體33d之間的電位成為3XVz的電位。在該情況下，開關電路34切換至接通，因此，生成表示產生了 VS負電湧這一情況的檢測信號(H的第2MASK信號)，該生成的檢測信號向D鎖存電路17的STB端子輸出。
[0080]根據以上的本實施方式2所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，通過適當地選定齊納二極體33a?33d，從而能夠容易地將用於接通開關電路34的電位設定為所希望的電位。
[0081]〈實施方式3>
[0082]圖9是表示本發明的實施方式3所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式3中，對與在實施方式2中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0083]在本實施方式3中，在圖8的開關電路34上，應用有N型MOSFET(metal-oxide-semiconductor field-effect transistor) 37、和連接在 N 型 M0SFET37 的柵極端子與 VS 端子之間的電阻38。
[0084]在齊納二極體33c與齊納二極體33d之間的電位成為3XVz的情況下(即在產生了 VS負電湧的情況下)，N型M0SFET37切換至接通。並且，如果N型M0SFET37切換至接通，則與上述的開關電路34同樣地，生成按照電阻35與開關電路34的導通電阻的比進行電壓分配所得到的信號的反轉信號，並將該反轉信號作為表示產生了 VS負電湧這一情況的檢測信號(H的第2MASK信號)。
[0085]根據以上的本實施方式3所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，能夠將按照電阻35與N型M0SFET37的導通電阻的比進行電壓分配所得到的信號的反轉信號，作為表示產生了 VS負電湧這一情況的檢測信號而向後級逆變器元件輸入。因此，能夠進行穩定的信號傳輸，並且，能夠使電路規模緊湊化。另外，通過在通常時N型M0SFET37保持斷開，從而能夠降低消耗電流。
[0086]
[0087]圖10是表示本發明的實施方式4所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式4中，對與在實施方式2中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0088]本實施方式4所涉及的負電湧檢測電路32的結構為，取代圖8的開關電路34，具有電流反射鏡電路39。電流反射鏡電路39含有2個N型M0SFET40a、40b而構成。N型M0SFET40a連接在齊納二極體33d和VS端子之間，N型M0SFET40b連接在電阻35和VS端子之間。並且，N型M0SFET40a、40b的柵極端子相互連接，並且，這些柵極端子與N型M0SFET40a和齊納二極體33d的連接點連接。
[0089]在以上的結構中，在產生了 VS負電湧的情況下，在齊納二極體33a?33d中流動電流。電流反射鏡電路39在檢測到流過齊納二極體33a?33d的電流的情況下切換至接通，生成按照電阻35與開關電路34的導通電阻的比進行電壓分配所得到的信號的反轉信號，並將該反轉信號作為表示產生了 VS負電湧這一情況的檢測信號(H的第2MASK信號)。即，實現了向後級傳輸電流信號的電路。
[0090]根據上面的本實施方式4所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，由於負電湧檢測電路32具有執行電流反射鏡動作的電流反射鏡電路39，因此，通過適當地設計反射鏡比以及後級的電壓變換用的電阻35，從而能夠容易地實現所希望的檢測靈敏度。
[0091]〈實施方式5>
[0092]圖11是表示本發明的實施方式5所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式5中，對與在實施方式4中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0093]本實施方式5所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，與實施方式4同樣地，具有電流反射鏡電路39而構成，因此，在本實施方式5中也能夠得到與實施方式4同樣的效果。另外，關於電流反射鏡電路39，取代2個N型M0SFET40a、40b，具有2個雙極電晶體41a、41b而構成，因此，能夠將對齊納二極體33a?33d的鉗位電壓造成的影響一律地固定為順向電壓VF。因此，能夠抑制相對於電流的電壓變動。
[0094]
[0095]圖12是表示本發明的實施方式6所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式6中，對與在實施方式2中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0096]在本實施方式6中，通過由多個齊納二極體33a?33d承擔圖8的二極體15b的功能，從而省略了該二極體15b。另外，通過適當地設計具有比MAIN信號側的鉗位電壓小的擊穿電壓Vz的齊納二極體的級數，從而能夠將第3MASK信號側的鉗位電壓設定為所希望的電壓。因此，與MAIN信號的靈敏度相比，能夠提高第3MASK信號相對於VS電位變動的靈敏度。即，能夠容易地將MAIN信號與第3MASK信號的靈敏度差設定為所希望的電壓，因此，能夠期待VS電位變動時的穩定動作。
[0097]
[0098]圖13是表示本發明的實施方式7所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式7中，對與在實施方式6中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0099]本實施方式7所涉及的HVIC驅動器11，在圖12示出的HVIC驅動器11結構要素的基礎上還具有延遲電路42而構成。該延遲電路42使通過電平移位電路31進行了電平移位的MAIN信號，與在該電平移位中使用的第3MASK信號相比發生延遲。
[0100]圖14是表示本實施方式7所涉及的半導體裝置的動作的時序圖。在產生VS負電湧時，向延遲電路42輸入前的MAIN信號(即從邏輯反轉兀件16a輸出的信號)從H切換至L的定時，成為與第3MASK信號從L切換至H的定時大致相同。如果上述MAIN信號輸入至D鎖存電路17的D端子，則可以想到由於某種原因，有時MAIN信號從H切換至L的定時比第3MASK信號從L切換至H的定時提前。在這種情況下，導致D鎖存電路17將受到因VS負電湧的產生造成的影響後的MAIN信號作為輸出信號而進行保持。
[0101 ] 與此相對，在本實施方式7中構成為，將輸入至延遲電路42後的MAIN信號，向D鎖存電路17輸入。因此，能夠在因VS負電湧的產生造成的影響反映在MAIN信號之前，可靠地固定HO端子的邏輯值(電位)。即，能夠強制地順序決定D鎖存電路17的切換的定時，因此，在含有D鎖存電路17等在內的β ON電平移位電路中，能夠可靠地抑制VS負電湧的不良影響。
[0102]〈實施方式8>
[0103]圖15是表示本發明的實施方式8所涉及的HVIC驅動器11的一部分結構的電路圖。此外，在本實施方式8中，對與在實施方式7中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0104]在本實施方式8中，向延遲電路42輸入第3MASK信號。延遲電路42基於第3MASK信號等，判定在負電湧檢測電路32中是否檢測出了 VS負電湧的產生。並且，在延遲電路42判定為檢測出VS負電湧的產生的情況下，延遲電路42使MAIN信號延遲。S卩，本實施方式8所涉及的延遲電路42，只在負電湧檢測電路32檢測出VS負電湧的產生的情況下，使MAIN信號延遲。
[0105]根據本實施方式8所涉及的半導體驅動裝置(HVIC驅動器11)以及半導體裝置，能夠在通常情況下(在沒有產生VS負電湧的情況下)，對延遲電路42的使輸出(MAIN信號)發生延遲這一動作進行抑制。
[0106]〈實施方式9>
[0107]圖16是表示實施方式9所涉及的半導體裝置的結構的電路圖。此外，在本實施方式9中，對與在實施方式I中已說明的結構要素相同或者類似的結構標註相同標號，以不同點為中心進行以下的說明。
[0108]圖6示出的半導體裝置具有生成VB電位(預先確定的第2電位)的電源53。與此相對，在圖16所示的本實施方式9所涉及的半導體裝置中，取代電源53，具有包含自舉二極體46a以及自舉電容器46b在內的自舉電路。
[0109]自舉二極體46a的正極與電源52(圖1)所連接的VCC端子連接，自舉二極體46a的負極與VB端子連接。自舉電容器46b連接在VB端子與VS端子之間。按照上述方式構成的自舉電路，能夠基於電源52的電力，在自舉電容器46b中生成與電源53同等的電力。即，自舉電路能夠基於在N側SW元件Ib中使用的電源52的電力，生成用於生成VB電位的電力。
[0110]根據以上的本實施方式9所涉及的半導體裝置，在檢測出VS負電湧時，VB電位成為從VCC電位(VCC端子的電位)下降了順向電壓VF的電位。因此，能夠確定VS負電湧時的電位順序。其結果，能夠提高VS負電湧的檢測靈敏度。
[0111]此外，本發明在其發明範圍內，能夠將各實施方式進行自由地組合，或者對各實施方式進行適當地變形、省略。
【權利要求】
1.一種半導體驅動裝置，其能夠驅動串聯連接在高電位與低電位之間的高壓側半導體開關元件以及低壓側半導體開關元件， 其中，該半導體驅動裝置具有: 負電湧檢測電路，其檢測在所述高壓側半導體開關元件與所述低壓側半導體開關元件的連接點處是否產生了負電湧；以及 電平移位電路，其在由所述負電湧檢測電路檢測出所述負電湧的產生的情況下，保持用於所述高壓側半導體開關元件的驅動的驅動電壓。
2.根據權利要求1所述的半導體驅動裝置，其中， 所述負電湧檢測電路具有第I以及第2齊納二極體， 在產生了所述負電湧的情況下，第I以及第2齊納二極體之間的電位變為預先確定的電位。
3.根據權利要求2所述的半導體驅動裝置，其中， 所述負電湧檢測電路還具有N型MOSFET，該N型MOSFET在所述第I以及第2齊納二極體之間的電位變為所述預先確定的電位的情況下，能夠生成表示產生了所述負電湧這一情況的檢測信號。
4.根據權利要求1所述的半導體驅動裝置，其中， 所述負電湧檢測電路具有電流反射鏡電路，該電流反射鏡電路在產生了所述負電湧的情況下，能夠生成表示產生了所述負電湧這一情況的檢測信號。
5.根據權利要求4所述的半導體驅動裝置，其中， 所述電流反射鏡電路含有2個N型MOSFET。
6.根據權利要求4所述的半導體驅動裝置，其中， 所述電流反射鏡電路含有2個雙極電晶體。
7.根據權利要求1至6中任一項所述的半導體驅動裝置，其中， 所述電平移位電路通過根據第I信號使第2信號進行電平移位，從而能夠保持所述驅動電壓，其中，該第I信號是基於所述連接點處的第I電位、預先確定的第2電位、所述低電位以及所述負電湧檢測電路的檢測結果而生成的，該第2信號是基於所述第I電位、所述第2電位以及輸入信號而生成的， 所述半導體驅動裝置還具有延遲電路，該延遲電路使通過所述電平移位電路進行電平移位的所述第2信號與在該電平移位中使用的所述第I信號相比發生延遲。
8.根據權利要求7所述的半導體驅動裝置，其中， 所述延遲電路在由所述負電湧檢測電路檢測出負電湧的產生的情況下，使所述第2信號延遲。
9.一種半導體裝置，其具有: 高壓側半導體開關元件以及低壓側半導體開關元件，它們串聯連接在高電位與低電位之間；以及 半導體驅動裝置，其能夠驅動所述高壓側半導體開關元件以及所述低壓側半導體開關元件， 所述半導體驅動裝置具有: 負電湧檢測電路，其檢測在所述高壓側半導體開關元件與所述低壓側半導體開關元件的連接點處是否產生了負電湧；以及 電平移位電路，其在由所述負電湧檢測電路檢測出所述負電湧的產生的情況下，保持用於所述高壓側半導體開關元件的驅動的驅動電壓。
10.一種半導體裝置，其具有: 高壓側半導體開關元件以及低壓側半導體開關元件，它們串聯連接在高電位與低電位之間； 半導體驅動裝置，其能夠驅動所述高壓側半導體開關元件以及所述低壓側半導體開關元件； 延遲電路；以及 自舉電路， 所述半導體驅動裝置具有: 負電湧檢測電路，其檢測在所述高壓側半導體開關元件與所述低壓側半導體開關元件的連接點處是否產生了負電湧；以及 電平移位電路，其在由所述負電湧檢測電路檢測出所述負電湧的產生的情況下，保持用於所述高壓側半導體開關元件的驅動的驅動電壓， 所述電平移位電路通過根據第I信號使第2信號進行電平移位，從而能夠保持所述驅動電壓，其中，該第I信號是基於所述連接點處的第I電位、預先確定的第2電位、所述低電位以及所述負電湧檢測電路的檢測結果而生成的，該第2信號是基於所述第I電位、所述第2電位以及輸入信號而生成的， 所述延遲電路使通過所述電平移位電路進行電平移位的所述第2信號與在該電平移位中使用的所述第I信號相比發生延遲， 所述自舉電路能夠基於在所述低壓側半導體開關元件中使用的電源的電力，生成用於生成所述第2電位的電力。
【文檔編號】H02M1/32GK104348346SQ201410381448
【公開日】2015年2月11日 申請日期:2014年8月5日 優先權日:2013年8月5日
【發明者】今西元紀, 堺憲治, 仲島天貴 申請人:三菱電機株式會社