可降低方塊電阻的銅互連結構的製造方法
2023-05-20 13:24:46
專利名稱：可降低方塊電阻的銅互連結構的製造方法
技術領域：
本發明涉及半導體製造領域，特別涉及一種可降低方塊電阻的銅互連結構的製造方法。在半導體集成電路工業中，高性能的集成電路晶片需要高性能的後段電學互連。 金屬銅由於它的低電阻率特性，在集成電路晶片中得到了越來越廣泛的應用。但是，隨著集成電路技術的進步，晶片複雜程度的增加，後段互連的複雜度和長度越來越大，這意味著晶片內的後段互連線的電阻成為性能的瓶頸之一。如何有效地降低電阻，成為集成電路中的一個重要研究課題。從電阻計算公式，我們可以得到一些啟發公式中，R代表電阻，P代表材料的電阻率，L代表導線長度，W代表互連線寬度， H代表互連線的厚度。隨著晶片尺寸的縮小，密度的提高和晶片複雜度的提高，互連線的寬度不斷減小，互連線的總長度L也無可避免的增大，因此，從上述公式可知可以減小電阻的因素只剩下電阻率和厚度了。而從鋁互連改進到銅互連，就是通過降低互連線的電阻率從而實現總體互連層的電阻的降低，但是，對於同種材料而言，其電阻率基本是一定的。因此， 可以用於降低銅互連線的電阻的唯一因素就只有提高互連線的厚度H了。但是，由於金屬填充工藝和刻蝕工藝的限制，嵌入式的銅互連結構要成功實現，其基本工藝條件要求高寬比不能過大，即對於某一寬度的銅互連線，其厚度不能太厚。因為厚度太厚，意味著溝槽結構深度很大，將不利於刻蝕工藝控制蝕刻的形貌和尺寸，而金屬填充工藝也比較難完成完全填充，這樣反而會增大方塊電阻，降低互連的可靠性，帶來非常不利的影響。因此不可能無限制的增大互連線的整體厚度來降低方塊電阻。
發明內容
本發明的目的是提供一種可降低方塊電阻的銅互連結構的製造方法，以實現選擇性的增加部分金屬線的厚度，降低方塊電阻，從而提高晶片的速度和降低損耗，最終實現提高晶片性能的目的。為解決上述問題，本發明提供一種可降低方塊電阻的銅互連結構的製造方法，包括如下步驟提供包括一前層銅互連層的半導體基底；依序在所述半導體基底上形成刻蝕阻擋層、介電層、介電保護層和金屬硬掩膜層；通過光刻和刻蝕，在介電保護層中形成多個第一深度的溝槽圖形；在部分所述第一深度的溝槽圖形中繼續刻蝕介電保護層，形成第二深度的溝槽圖
背景技術：
形，其中所述半導體基底的前層銅互連層中，與所述第二深度的溝槽圖形相對應的位置不存在通孑L ；通過光刻和刻蝕形成與所述第一深度的溝槽圖形相連通且貫穿介電保護層和部分介電層的通孔圖形，其中所述第二深度的溝槽圖形的深度小於第一深度的溝槽圖形和通孔圖形的總深度；採用刻蝕工藝，對所述第一深度的溝槽圖形、第二深度的溝槽圖形和通孔圖形同步往下刻蝕直至通孔圖形底部的介電層被完全去除，形成第一深度溝槽、第二深度溝槽和通孔；去除通孔底部的刻蝕阻擋層，使得通孔與所述半導體基底內的前層銅互連層連接；在第一深度溝槽、第二深度溝槽和通孔內濺射沉積金屬擴散阻擋層和銅籽晶層， 採用電鍍工藝進行銅填充；採用化學機械研磨去除介電層上多餘的金屬銅、金屬硬掩膜層和介電保護層，形成銅互連。作為優選，所述第二深度溝槽的深度大於第一深度溝槽的深度且小於第一深度溝槽和通孔的總深度。作為優選，所述刻蝕所採用的工藝為幹法刻蝕。作為優選，所述介電層採用化學氣相澱積或旋轉塗覆工藝形成，所述介電層採用低介電常數材料，介電常數為2 4. 2。作為優選，所述金屬硬掩膜層的材料為TiN或TaN。與現有技術相比，本發明的一種可降低方塊電阻的銅互連結構的製造方法採用雙大馬士革工藝通過光刻和刻蝕增加銅互連線中特定區域的溝槽深度，使得填充在該溝槽中的銅互連線厚度增加，選擇性地降低該溝槽區域的銅互連線的方塊電阻，在不增大工藝難度的情況下最大程度的降低銅互連結構的方塊電阻，從而可以降低晶片的信號延遲，提高晶片的整體性能。
圖1是本發明的製造方法流程圖；21是本發明一實施例製造方法流程中各個工藝步驟的剖面圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。下面將結合剖面示意圖對本發明的一種銅互連結構的製造方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。圖2a_圖21示出了本發明的一實施例，如圖1所示，所述可降低方塊電阻的銅互連結構的製造方法如下
在步驟101中，如圖加所示，提供一半導體基底200，所述半導體基底200可以是形成有器件層和/或金屬互連層的矽片，於本實施例中，半導體基底200中形成有前層互連層，該前層互連層中具有溝槽210。為方便圖示，21中均省略了溝槽以下的部分。 在所述半導體基底200上採用化學氣相澱積形成刻蝕阻擋層201，所述刻蝕阻擋層201的材料為摻氮碳化矽；在刻蝕阻擋層201上澱積介電層202，所述介電層202採用化學氣相澱積或旋轉塗覆形成，所述介電層202採用低介電常數材料，介電常數為2 4. 2 ；在介電層202 上化學氣相澱積SiO2介電保護層203，採用物理氣相沉積或化學氣相沉積在所述介電保護層203上形成金屬硬掩膜層204，所述金屬硬掩膜層204的材料為TiN或TaN，其厚度在數納米到幾百納米之間。在步驟102中，通過光刻和刻蝕，在介電保護層中形成多個第一深度的溝槽圖形。 如圖2b所示，在金屬硬掩膜層204上沉積底部抗反射塗層205，在底部抗反射塗層205上塗覆光刻膠，通過第一次光刻形成對應第一深度的溝槽圖形的第一光刻膠層206 ；再如圖2c 所示，以所述第一光刻膠206層為掩膜，刻蝕底部抗反射塗層205和金屬硬掩膜層204形成第一刻蝕窗口 207 ；如圖2d所示，刻蝕第一刻蝕窗口 207內的介電保護層203，在介電保護層203內形成第一深度的溝槽圖形，去除所述第一光刻膠層206 ；在本實施例中，優選採用雙大馬士革工藝刻蝕第一深度的溝槽圖形；所述刻蝕底部抗反射塗層205和金屬硬掩膜層 204的方法優選採用幹法刻蝕。在步驟103中，在部分所述第一深度的溝槽圖形中繼續刻蝕介電保護層，形成第二深度的溝槽圖形。在上述多個第一深度的溝槽圖形中，選擇其下部不存在通孔且下方結構的寄生電容的變化對器件的影響可忽略不計或在可接受的範圍內的部分溝槽圖形進行繼續刻蝕；如圖2e所示，在上述結構表面塗覆光刻膠，通過第二次光刻在光刻膠內打開第二刻蝕窗口 207a，形成對應進行繼續刻蝕的部分溝槽圖形的第二光刻膠層206a ；再如圖2f 所示，刻蝕第二刻蝕窗口 207a內的介電保護層，在介電保護層207a內形成第二深度的溝槽圖形，去除所述第二光刻膠層206a，則得到如圖2g所示的結構，其中所述半導體基底200的前層銅互連層中，與所述第二深度的溝槽圖形相對應的位置不存在通孔，且該溝槽圖形下方結構的寄生電容的變化對器件的影響可忽略不計或在可接受的範圍內；在本實施例中， 刻蝕介電保護層的方法優選採用幹法刻蝕。在步驟104中，如圖池所示，在上述結構表面塗覆光刻膠，通過第三次光刻在光刻膠內打開第三刻蝕窗口 207b，形成對應通孔圖形的第三光刻膠層206b ；再如圖2i所示，刻蝕第三刻蝕窗口內的介電保護層203和介電層202，形成貫穿介電保護層203和部分介電層 202的通孔圖形，去除所述第三光刻膠層206b，則得到如圖2j所示的結構，其中，具有第一深度的溝槽圖形與通孔圖形相連通，所述第二深度的溝槽圖形的深度h大於第一深度的溝槽圖形的深度hl，並小於第一深度的溝槽圖形和通孔圖形的總深度h2。在本實施例中，優選採用雙大馬士革工藝刻蝕通孔圖形。其中，所述第一深度的溝槽圖形的深度hi和通孔圖形的深度h3均為正常深度，第二深度的溝槽圖形的深度h比正常深度有所加深。在步驟105中，如圖業所示，採用一體化刻蝕工藝，對所述第一深度的溝槽圖形、 第二深度的溝槽圖形和通孔圖形同步往下刻蝕，直至通孔圖形底部的介電層202被完全去除，形成第一深度溝槽、第二深度溝槽和通孔，並去除通孔底部的刻蝕阻擋層201，使得通孔與前層銅互連層中的溝槽210相連接，其中所述半導體基底200的前層銅互連層中，與所述第二深度溝槽區域相對應的位置不存在通孔，從而不會影響通孔電阻，同時該區域與下方結構的寄生電容的變化對器件的影響能夠忽略不計或在可接受的範圍內，此外，所述第二深度溝槽的深度H大於第一深度溝槽的深度Hl且小於第一深度溝槽和通孔的總深度H2。在步驟106中，在第一深度溝槽、第二深度溝槽和通孔內濺射沉積金屬阻擋層和銅籽晶層，採用電鍍工藝進行銅填充；在本實施例中，也可採用原子層沉積(ALD)生長金屬阻擋層和銅籽晶層。在步驟107中，如圖21所示，採用化學機械研磨去除介電層202上冗餘的金屬銅、 金屬硬掩膜層、底部抗反射塗層和介電保護層，形成銅互連208。本發明的可降低方塊電阻的銅互連結構的製造方法可以對銅互連線溝槽的深度進行選擇性加厚，在不增大工藝的難度和縮小工藝窗口的情況下使符合條件的特定區域的銅互連線方塊電阻降低，從而實現選擇性降低晶片互連方塊電阻的目的，從而降低晶片的信號延遲，降低損耗，提高晶片整體性能。顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求的等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種可降低方塊電阻的銅互連結構的製造方法，其特徵在於，包括以下步驟提供包括一前層銅互連層的半導體基底；依序在所述半導體基底上形成刻蝕阻擋層、介電層、介電保護層和金屬硬掩膜層；通過光刻和刻蝕，在介電保護層中形成多個第一深度的溝槽圖形；在部分所述第一深度的溝槽圖形中繼續刻蝕介電保護層，形成第二深度的溝槽圖形， 其中所述半導體基底的前層銅互連層中，與所述第二深度的溝槽圖形相對應的位置不存在通孔；通過光刻和刻蝕形成與所述第一深度的溝槽圖形相連通且貫穿介電保護層和部分介電層的通孔圖形，其中所述第二深度的溝槽圖形的深度小於第一深度的溝槽圖形和通孔圖形的總深度；採用刻蝕工藝，對所述第一深度的溝槽圖形、第二深度的溝槽圖形和通孔圖形同步往下刻蝕直至通孔圖形底部的介電層被完全去除，形成第一深度溝槽、第二深度溝槽和通孔；去除通孔底部的刻蝕阻擋層，使得通孔與所述半導體基底內的前層銅互連層連接；在第一深度溝槽、第二深度溝槽和通孔內濺射沉積金屬擴散阻擋層和銅籽晶層，採用電鍍工藝進行銅填充；採用化學機械研磨去除介電層上多餘的金屬銅、金屬硬掩膜層和介電保護層，形成銅互連。
2.根據權利要求1所述的方法，其特徵在於，所述第二深度溝槽的深度大於第一深度溝槽的深度且小於第一深度溝槽和通孔的總深度。
3.根據權利要求1所述的方法，其特徵在於，所述刻蝕所採用的工藝為幹法刻蝕。
4.根據權利要求1所述的方法，其特徵在於，所述介電層採用化學氣相澱積或旋轉塗覆工藝形成，所述介電層採用低介電常數材料，介電常數為2 4. 2。
5.根據權利要求1所述的方法，其特徵在於，所述金屬硬掩膜層的材料為TiN或TaN。
全文摘要
本發明公開了一種可降低方塊電阻的銅互連結構的製造方法，包括提供半導體基底；依序在其上形成刻蝕阻擋層、介電層、介電保護層和金屬硬掩膜層；通過光刻和刻蝕，在介電保護層中形成第一深度的溝槽圖形、在部分所述第一深度的溝槽圖形中繼續刻蝕介電保護層，形成第二深度的溝槽圖形，並形成與第一深度的溝槽圖形相連通且貫穿介電層保護層和部分介電層的通孔圖形；對第一深度的溝槽圖形、第二深度的溝槽圖形和通孔圖形同步往下一體化刻蝕形成第一深度溝槽、第二深度溝槽和通孔；在第一深度溝槽、第二深度溝槽和通孔內濺射沉積金屬擴散阻擋層和金屬籽晶層，採用電鍍工藝進行互連金屬填充；化學機械研磨去除介電層上冗餘的材料，形成銅互連。
文檔編號H01L21/768GK102437108SQ20111038894
公開日2012年5月2日 申請日期2011年11月30日 優先權日2011年11月30日
發明者姬峰, 張亮, 李磊, 胡友存, 陳玉文 申請人:上海華力微電子有限公司