內存源操作數的選擇電路及選擇方法
2023-05-20 13:50:31 4
專利名稱：內存源操作數的選擇電路及選擇方法
技術領域：
本發明涉及一種數位訊號處理系統，尤其是數位訊號處理系統中內存源操作數的選擇電路及選擇方法。
背景技術：
資訊時代對信號處理也提出了越來越高的要求，通用處理器往往難以完成高速繁雜的信號處理，數位訊號處理器(DSP)也就應運而生了。數位訊號處理器主要是指對數位化的實時信號進行運算處理，它具有數位訊號處理功能，可以進行信號的濾波、混合和比較等操作。數位訊號處理器需要進行處理的數據往往重複使用率很高，如果總是從較遠的存儲器進行存取，必然會對數位訊號處理器的速度性能產生影響。對此，數位訊號處理器的設計者們典型地是在電路中加入中間寄存器或採用面向寄存器的方式來解決這個問題。
針對選擇內存源操作數的方式而言，目前的數位訊號處理器主要可以分為兩大類，一類是面向寄存器的內存操作體系，一類是直接面向內存的內存操作體系。
前者是在內存與執行單元之間設置中間存儲器，如圖1所示。在進行內存操作時，需要先執行裝載操作指令，把數據信號由內存存儲器中裝載到中間存儲器301中，這裡中間存儲器301可以是專門的裝載寄存器，之後中間存儲器301將數據傳送到邏輯運算單元(ALU)等執行單元302中，由指令對這些數據進行運算或其它操作，執行完畢後得到的數據再返回給中間存儲器301。由於執行單元302隻能從中間存儲器301中取數據，因此必須在運算執行前完成數據的裝載，這樣在運算執行前至少需要一條指令的開銷。例如進行一條加法運算和一條乘加運算，具有這類內存操作體系的DSP就至少需要如下的三條指令，DEC A‖load X0，[Ar4]‖load Y0，[Ar2]
ADD X0，Y0，B‖load X1，[Ar0]‖load Y1，[Ar1]MPY X1，Y1，A‖為並行符號，‖左右兩側的操作是在一條指令中同時進行的。在第一條指令中，累加器A自減1，‖右側為內存操作，分別根據Ar4、Ar2兩個地址寄存器提供的地址到X、Y存儲器中取出數據裝載至中間存儲器301；在第二條指令中，由中間存儲器301提供源操作數，進行加法運算，並把運算結果送至累加器B，同時‖右側進行內存操作，分別根據Ar0、Ar1兩個地址寄存器提供的地址到X、Y存儲器中取出數據裝載至中間存儲器301；第三條指令是進行乘運算，運算的源操作數也是只能直接從中間存儲器301中取出。
而後者是直接面向內存操作，執行部件可以直接從內存中取數據進行處理。參見圖2，面向內存操作的處理器實際上往往也設有中間存儲器401，但其功用主要是用來保存那些在高速標量存儲器中裝不下的數據，使下次使用這些數據時不必再從較遠的內存去取。這裡的中間存儲器401同前者面向寄存器的中間存儲器301一樣，也無法進行自我管理，而需要程式設計師或編譯程序來進行管理，再通過一般的指令將數據裝入或者移出中間存儲器401。這樣必然也會產生額外的指令開銷。類似上面的例子來進行一條加法運算和一條乘加運算，具有這類直接面向內存體系的DSP至少需要如下的三條指令，DEC AADD X，Y，B‖X[Ar4]，Y[Ar2]MPY X，Y，A‖X[Ar0]，Y[Ar1]在第一條指令中，累加器A自減1；第二條指令是分別根據Ar4、Ar2兩個地址寄存器提供的地址到存儲器X、Y中取出數據，並直接從存儲器X、Y中送出源操作數到ALU，進行加法運算，並把運算結果送至累加器B；第三條指令‖左側在進行乘運算，分別根據Ar0、Ar1兩個地址寄存器提供的地址到X、Y存儲器中取出數據，也是直接從X、Y存儲器中取出源操作數進行運算。
發明內容
本發明的目的在於提供一種數位訊號處理器中的內存源操作數選擇電路，以提高內存操作的並行性能，從而降低數位訊號處理器的功耗。
本發明的另一目的在於提供一種數位訊號處理器中從內存取源操作數的方法，使內存操作更加靈活，指令的並行性大大提高。
本發明的一個方面提供了一種用於數位訊號處理系統的內存源操作數選擇電路，該選擇電路包括存儲可用數據的至少一個存儲器；連接到存儲器並可以從中提取數據信號的至少一條數據總線；連接到至少一條數據總線並分別與所述至少一個存儲器中的每一個相對應的至少一個中間存儲器；並行地連接到所述至少一條數據總線和至少一個中間存儲器並負責數據處理的執行部件，其中至少一條數據總線在進行數據內存裝載動作時，可以自動地把來自存儲器的數據信號裝載至與其相對應的中間存儲器中，執行部件直接從至少一條數據總線提取數據信號或直接從中間存儲器提取數據信號。
本發明的另一個方面提供了一種數位訊號處理系統中的內存源操作數選擇電路的控制方法，包括從存儲器中把數據信號裝載至至少一條數據總線；數據總線把數據信號送往執行部件處理，並將其自動裝載至相應的中間存儲器；當不需要處理中間存儲器中的數據時，直接通過數據總線提取存儲器中的數據進行處理，否則根據計算機可讀編碼是否指定直接從中間存儲器提取數據，執行部件從相應的中間存儲器中提取數據進行處理，或直接通過數據總線提取存儲器中的數據進行處理。
利用本發明所述的內存源操作數選擇電路，在進行內存操作時，數據信號首先從存儲器中傳送到數據總線，數據總線在把數據信號送到執行單元進行處理的同時，自動把數據信號裝載到中間存儲器。
本發明的內存源操作數選擇電路在對數據總線進行數據裝載的同時可以自動地把數據裝載至對應的中間存儲器中，並可在一條指令中同時進行以內存寫到數據總線上的數據為源操作數的操作，因此不需要額外的指令對中間存儲器進行裝載動作，從而降低了功耗。另一方面，本發明的取內存源操作數的方法，使內存操作更加靈活，執行部件選擇來自內存的源操作數的時候，源操作數既可以直接選擇從存儲器中取，又可以選擇從中間存儲器中取，使內存操作的並行性得以提高。
下面將結合附圖和實施例對本發明作進一步詳細描述。結合以下附圖對本發明實施例的闡述，是為進一步揭露本發明的特徵所在，但並不限制本發明，圖中相同參考號代表實施例中相應元件或步驟，其中圖1為現有技術的數位訊號處理器中的取內存源操作數電路框圖；圖2為現有技術的數位訊號處理器中的另一種取內存源操作數電路框圖；圖3為根據本發明的數位訊號處理器的內存源操作數選擇電路框圖；圖4為根據本發明的數位訊號處理器的計算單元電路圖。
圖5為根據本發明的數位訊號處理器中的內存源操作數選擇電路控制方法的流程圖。
具體實施例方式
在本實施例中，以一具有流水線式結構的數位訊號處理器(DSP)為例來闡述本發明，但是，該DSP只是範例性的，本領域的技術人員可以理解本發明適用於任何數位訊號處理系統。
本實施例的內存源操作數選擇電路是集成在DSP電路中的。參見圖3，該內存源操作數選擇電路包括X、Y兩個數據存儲器121、122，與兩個數據存儲器相對應的兩條可以分別直接從所述X、Y數據存儲器121、122中取數據信號的X、Y數據總線111、112，以及分別連接到所述X、Y數據存儲器121、122並能自動從X、Y數據存儲器121、122進行數據裝載動作的中間存儲器101、102(下文中分別稱之為XP內存裝載寄存器和YP內存裝載寄存器)。
本實施例中的兩個數據存儲器分別定義為X數據存儲器121和Y數據存儲器122，本領域一般技術人員可知，所述X數據存儲器121和Y數據存儲器122可以是分開形成，也可以根據來自一個更大的存儲器的存儲器地址從邏輯上分割成眾多簇。在本實施例中採用的方案是內部靜態隨機存取存儲器(StaticRandom Access Memory，SRAM)和外部存儲器相結合，並從邏輯上進行切分而形成。實際上，數據存儲器的數量並不影響本發明的實施，在其它對本發明的實施方案中，數據存儲器可以為一個或者是其它數量。但兩個及兩個以上的數據存儲器可以提高指令的並行性，尤其在執行部件需要對兩個或兩個以上的源操作數進行數據處理時，同時使用兩個數據存儲器，採用並行的取源操作數的方式，可以避免由於分別取兩個源操作數所產生的時間延遲。
所述的數據總線分別與兩個數據存儲器相對應，與X數據存儲器121相對應的數據總線為X數據總線111，與Y數據存儲器122相對應的數據總線為Y數據總線112。在本實施例中，X數據總線111和Y數據總線112的數據寬度例如為16位，且例如作為單向的寫總線。雖然本實施例中數據存儲器和數據總線一一對應，但是其它的關聯方式也可以採用，比如二對一的關聯方式等，而並不影響本發明的實施效果。此外，在使用多於兩個的數據存儲器的情況下，可以有相應個數的數據總線與之對應。
連接到所述存儲器的中間存儲器101、102在本實施例中是專門用作裝載數據用，在這裡分別將它們稱為XP內存裝載寄存器101和YP內存裝載寄存器102。在本實施例中，來自X數據總線111的數據規定裝入XP內存裝載寄存器101，而來自Y數據總線112的數據規定裝入YP內存裝載寄存器102。
本實施例中，每次內存在數據計算過程中進行數據裝載動作的時候，必定同時要自動地把來自內存存儲器的數據裝入到內存裝載寄存器中。如果是X數據存儲器121要對X數據總線111進行數據裝載，來自X數據存儲器121的數據同時會自動地從X數據總線111裝入到XP內存裝載寄存器101；如果是Y數據存儲器122要對Y數據總線112進行數據裝載，來自Y數據存儲器122的數據同時會自動地從Y數據總線112裝入到YP內存裝載寄存器102。
結合參見圖4，執行部件103包括算術運算單元(ALU)201與乘加單元等，在DSP中用來對數據信號進行各種實時處理。執行部件103既可以直接通過X、Y數據總線111、112從X、Y數據存儲器121、122取數據信號，又可以直接從XP內存裝載寄存器101、YP內存裝載寄存器102中取數據信號。在本實施例中，一般是由指令或彙編程序來指定是直接從X、Y數據存儲器121、122還是直接從XP內存裝載寄存器101、YP內存裝載寄存器102中取數據。如果指令不指定數據內存的源操作數(通常是棧操作)，預設認為是X數據存儲器121的操作；對於雙內存的操作，如果指令中指定一個的源操作數是來自X數據存儲器121的話，另一個的源操作數則預設認為是來自Y數據存儲器122，反之亦然。
本實施例採用流水線結構，可以有多條指令並行，前一條指令在對內存取數據時，後一條指令如果需要內存數據，可以從XP內存裝載寄存器101、YP內存裝載寄存器102中取數據，這樣就有效地避免了流水線結構可能產生的數據衝突問題，又能達到高速執行的效果。而非流水線結構的數據處理中，同樣可以採用本發明，但在流水線結構中，本發明在有多條指令並行的情況下其優點更顯突出。
在多級流水線結構的DSP中，本發明可以同時實現內存操作和一條、兩條或兩條以上的指令的並行。通過改變內存的數據通道數量和裝載寄存器的數量就可以改變並行的指令的條數。數據通道數量和裝載寄存器的數量的變化應不影響本發明的實質精神。在本實施例中，設計了兩條寫入數據總線111、112和XP、YP內存裝載寄存器101、102，則相應地，最多可以實現內存操作和兩條指令的並行。在另一個實施例中，也可以設計三條寫入數據總線和三個裝載寄存器，從而實現內存操作和多條指令的並行。
由於採用多級流水線結構，數據從X、Y內存存儲器121、122自動裝載到XP、YP內存裝載寄存器101、102的操作與對X、Y內存存儲器121、122尋址的內存操作在同一條指令中完成，在本實施例中自動裝載到XP、YP內存裝載寄存器101、102的操作與對X、Y內存存儲器121、122尋址的內存操作指令在同一條指令中進行，並且前一操作在後一操作的緊接的下一個指令周期內完成，這樣，可以直接在對X、Y內存存儲器121、122尋址的內存操作指令後緊接的下一條指令中從XP、YP內存裝載寄存器101、102中取源操作數進行處理。本實施例中因為有多級流水線的結構，若有內存操作的其他並行指令存在，也並不會影響到XP、YP內存裝載寄存器101、102的自動裝載動作。
以下採用本實施例所描述的結構舉一運算實例進行說明。
參見圖4的計算單元電路圖，同樣是執行一條加法運算和一條乘法運算，在本實施例中，就只需如下兩條指令，DEC A‖X[Ar4]，Y[Ar2]ADD XP，YP，B‖X[Ar0]，Y[Ar1]‖MPY X，Y，A在第一條指令中，累加器A211自減1，‖符號的右側為內存操作，與‖符號左側的指令並行操作，分別根據Ar4、Ar2兩個地址寄存器提供的地址在X、Y數據存儲器121、122中取出數據到X、Y數據總線111、112，並同時自動地將數據從X、Y數據總線111、112裝載至XP、YP內存裝載寄存器101、102。
第二條指令是直接從XP、YP內存裝載寄存器101、102中送出源操作數到算術邏輯單元201，進行加法運算，並把運算結果送至累加器B 212；同時第一個‖符號右側進行內存操作，分別根據Ar0、Ar1兩個地址寄存器提供的地址到X、Y數據存儲器121、122中取出數據到X、Y數據總線111、112，並同時自動裝載到XP、YP內存裝載寄存器101、102；第二個‖符號右側則是直接通過X、Y數據總線111、112從X、Y數據存儲器121、122中取出需要進行運算的源操作數送入乘法器202，進行乘法運算。
從上面的第二條指令可以很明顯地看出，本實施例的DSP可以同時執行內存操作和兩條運算指令，而且並不會引起數據衝突的問題。相比於現有技術，執行相同的任務，本實施例需要更少的指令周期，因此也達到了降低功耗的目的。
圖5為根據本發明的數位訊號處理器中的內存源操作數選擇方法的流程圖。為了說明起見，在下面的描述中，仍舊以圖3所示的系統為例進行說明，但是這樣的舉例僅是示範性的，並不對本發明有任何的限制。
在步驟502中，從X、Y內存存儲器121、122中把指定內存地址中的數據分別裝載至X、Y數據總線111、112。流程隨後繼續至步驟504，在那裡X、Y數據總線111、112把取出的數據信號送往執行部件103進行處理，並同時將它們自動裝載至各自的XP內存裝載寄存器101、YP內存裝載寄存器102(即，中間存儲器101、102)。流程隨後在步驟506確定是否需要處理XP內存裝載寄存器101、YP內存裝載寄存器102中的數據。如果不需要處理的話，流程將繼續至步驟508，在那裡執行部件103可以直接通過X、Y數據總線111、112提取X、Y內存存儲器121、122中的數據進行處理，或者執行乘、加等其他處理。如果在步驟506，確定需要處理XP內存裝載寄存器101、YP內存裝載寄存器102中的數據，流程將繼續至步驟510。在步驟510，將確定計算機指令是否指定直接從中間存儲器提取數據。本領域的技術人員應該可以理解，這裡所稱的計算機指令可以包括諸如彙編程序指令以及各種高級計算機語言指令等各種形式的計算機可讀編碼。如果在步驟510確定要直接從中間存儲器提取數據，流程將繼續至步驟512，在那裡執行部件103將直接從XP內存裝載寄存器101、YP內存裝載寄存器102提取源操作數進行處理，而不需要再通過裝載命令從X、Y內存存儲器121、122提取數據。否則流程將繼續至步驟508，並進行上述的操作。本領域的技術人員可以知道，從寄存器提取數據的效率要比從內存存儲器提取數據的效率高得多，而且在執行內存操作的同時，還可以處理兩條甚至更多的運算指令，從而採用本發明方法的流程提高了數位訊號處理系統的並行處理效率，並降低了功耗。
以上對本實施例的說明只是為了進一步更清楚地描述本發明，而非對本發明的限制。本領域的普通技術人員應該可以理解，本發明並不限於實施例所做的闡述，任何基於本發明的修改和本發明的等同物都應涵蓋在本發明的權利要求的精神和範圍之內。
權利要求
1.一種用於數位訊號處理系統的內存源操作數選擇電路，其特徵在於，該選擇電路包括存儲可用數據的至少一個存儲器；連接到所述至少一個存儲器並可以從中提取數據信號的至少一條數據總線；連接到所述至少一條數據總線並分別與所述至少一個存儲器中的每一個相對應的至少一個中間存儲器；以及並行地連接到所述至少一條數據總線和至少一個中間存儲器並負責數據處理的執行部件，其中，所述至少一條數據總線在進行數據內存裝載動作時，可以自動地把來自所述存儲器的數據信號裝載至與其相對應的所述中間存儲器中，所述執行部件直接從所述至少一條數據總線提取數據信號或直接從所述中間存儲器提取數據信號。
2.如權利要求1所述的內存源操作數選擇電路，其特徵在於，所述數位訊號處理系統是具有流水線式結構的數位訊號處理器。
3.如權利要求1所述的內存源操作數選擇電路，其特徵在於，所述存儲器結合內部靜態隨機存取存儲器和外部存儲器。
4.如權利要求1所述的內存源操作數選擇電路，其特徵在於，所述至少一條數據總線包括兩條數據總線。
5.一種數位訊號處理系統中的內存源操作數選擇方法，其特徵在於，該方法包括以下步驟從存儲器中把數據信號裝載至至少一條數據總線；數據總線把數據信號送往執行部件處理，並將其自動裝載至相應的中間存儲器；當不需要處理中間存儲器中的數據時，直接通過數據總線提取存儲器中的數據進行處理，否則根據計算機可讀編碼是否指定直接從中間存儲器提取數據，執行部件從相應的中間存儲器中提取數據進行處理，或直接通過數據總線提取存儲器中的數據進行處理。
全文摘要
本發明揭示了一種用於數位訊號處理系統的內存源操作數選擇電路及其控制方法。在數位訊號處理系統中，至少一個存儲器存儲有可用數據。至少一條數據總線連接到存儲器並可以從中提取數據信號。至少一個中間存儲器連接到至少一條數據總線並分別與至少一個存儲器中的每一個相對應。當數據總線在進行數據內存裝載動作時，可以自動地把來自存儲器的數據信號裝載至與其相對應的中間存儲器中。而負責數據處理的執行部件既能直接從至少一條數據總線提取數據信號又能直接從中間存儲器提取數據信號。通過本發明的源操作數選擇電路及其控制方法，可以有效地提高內存操作的並行性能，從而降低數位訊號處理器的功耗。
文檔編號G06F13/14GK1503124SQ0214535
公開日2004年6月9日 申請日期2002年11月22日 優先權日2002年11月22日
發明者周振亞 申請人:上海奇碼數字信息有限公司