開關控制電路的製作方法

2023-04-29 13:30:51

專利名稱：開關控制電路的製作方法
技術領域：
本發明涉及一種開關控制電路。
背景技術：
在一般的開關電源電路中設置有過電流保護電路，該過電流保護電路用於防止規定值以上的電流流過驅動負載的功率電晶體。作為過電流保護電路，已知例如以下一種逐脈衝(Pulse byPulse)方式的過電流保護電路在每個開關周期內對流經功率電晶體的電流是否為規定值以上的電流、即對該電流是否是過電流進行檢測，當該電流是過電流時使功率電晶體截止(例如，參照專利文獻1)。專利文獻1 日本特開2009-261100號公報

發明內容
發明要解決的問題但是，在使用逐脈衝方式的過電流保護電路的開關電源電路中，在負載短路的情況下，在每個開關周期內過電流會流經功率電晶體。因此，當負載長時間持續短路時，有時功率電晶體等會被擊穿。本發明是鑑於上述問題而完成的，目的在於提供一種能夠抑制功率電晶體由於過電流而被擊穿這種情況發生的開關控制電路。用於解決問題的方案為了達到上述目的，本發明的一個側面所涉及的開關控制電路為了從輸入電壓生成目標電平的輸出電壓，對輸入電極被施加了上述輸入電壓的電晶體的開關進行控制，並且在來自上述電晶體的輸出電流大於基準電流的情況下使上述電晶體截止，該開關控制電路具備基準電壓生成電路，其生成第一基準電壓，該第一基準電壓對應於隨著上述輸出電壓的降低而上述基準電流變小的情況；比較電路，其對與上述輸出電流相應的電壓和上述第一基準電壓進行比較；以及驅動電路，在上述比較電路判斷為與上述輸出電流相應的電壓小於上述第一基準電壓的情況下，基於與上述輸出電壓相應的反饋電壓以及與上述目標電平相應的第二基準電壓使上述電晶體導通截止以使上述輸出電壓的電平變為上述目標電平，在上述比較電路判斷為與上述輸出電流相應的電壓大於上述第一基準電壓的情況下，使上述電晶體截止。發明的效果本發明能夠提供一種可抑制功率電晶體由於過電流而被擊穿這種情況發生的開關控制電路。


圖1是表示作為本發明的一個實施方式的開關電源電路10的結構的圖。圖2是表示基準電壓電路60的結構的圖。
圖3是用於說明基準電壓電路60的動作的圖。圖4是用於說明負載沒有發生短路情況下的開關電源電路10的動作的圖。圖5是用於說明負載發生短路情況下的開關電源電路10的動作的圖。圖6是表示負載發生短路情況下的輸出電壓Vout與輸出電流Iout之間的關係的圖。附圖標記說明10 開關電源電路；11 負載；20 電源IC ；30 二極體；31 電感器；32、33 電容器；35 37 電阻；40 遲滯比較器；41 振蕩電路；42 時鐘生成電路；43 誤差放大電路； 44,61 比較器；45 =AND電路；46 =D觸發器；47 驅動電路；48 過電流檢測電路；50,70,71 PMOS電晶體；60 基準電壓電路；72、73 偏置電流源；74、75 電阻。
具體實施例方式根據本說明書和添附附圖的記載，至少可明確以下事項。圖1是表示作為本發明的一個實施方式的開關電源電路10的結構的圖。開關電源電路10例如為從輸入電壓Vin生成期望的輸出電壓Vout的電路，其構成為包括電源IC 20、二極體30、電感器31、電容器32、33以及電阻；35 37。負載11為例如CPU (Central Processing Unit 中央處理器)等集成電路，以輸出電壓Vout為電源電壓進行動作。電源IC 20 (開關控制電路)為具備端子IN、OUT、RC、FB的集成電路。對端子IN 施加輸入電壓Vin，端子OUT上連接有二極體30和電感器31。二極體30為在後述的PMOS 電晶體50截止時用於使電流流經電感器31的元件。電感器31和電容器32構成使端子OUT的電壓的高頻成分衰減的低通濾波器。因此，在電容器32中生成直流電平的輸出電壓Vout。對端子FB施加反饋電壓Vfb，該反饋電壓Vfb為用電阻36、37對輸出電壓Vout進行分壓後得到的電壓。另外，在端子RC上連接有用於防止輸出電壓Vout發生振蕩、即所謂的用於相位補償的電阻33和電容器35。另外，電源IC 20構成為包括遲滯比較器40、振蕩電路41、時鐘生成電路42、誤差放大電路43、比較器44、AND電路45、D觸發器46、驅動電路47、過電流檢測電路48、PMOS 電晶體50以及電阻51。此外，遲滯比較器40、振蕩電路41、時鐘生成電路42、誤差放大電路43、比較器44、AND電路45、D觸發器46以及驅動電路47相當於驅動電路，比較器44、 AND電路45、D觸發器46以及驅動電路47相當於控制電路。遲滯比較器40對基於規定的基準電壓Vrefl而決定的遲滯電壓(Vb 1、Vb2)與施加到端子FB上的反饋電壓Vfb進行比較，來使輸出電壓Vol發生變化。當反饋電壓Vfb高於電壓Vbl時，遲滯比較器40使輸出電壓Vol例如變為高電平(下面稱為H電平)，當反饋電壓低於電壓Vb2(電壓Vbl >電壓Vl^)時，遲滯比較器40使輸出電壓Vol例如變為低電平(下面稱為L電平)。此外，電壓Vb2的電平相當於第二電平。輸出電壓Vol為H電平的情況下，振蕩電路41輸出頻率為fl的鋸齒形狀的振蕩信號Vosc，輸出電壓Vol為L電平的情況下，振蕩電路41輸出低於頻率fl的頻率為f2的鋸齒形狀的振蕩信號Vosc。
在振蕩信號Vosc從下降變為上升的時刻，時鐘生成電路42輸出H電平的時鐘信號 Vck。誤差放大電路43為對作為施加到端子FB上的反饋電壓Vfb與規定的基準電壓 Vref2之間的差的誤差進行放大的電路。此外，基準電壓Vref2 (第二基準電壓)為根據期望的輸出電壓Vout而決定的電壓。另外，在誤差放大電路43的輸出端與接地端GND之間經由端子RC連接有用於相位補償的電容器33和電阻35。此外，將誤差放大電路43的輸出端與端子RC相連接的節點的電壓設為電壓Ve。比較器44對電壓Ve與振蕩信號Vosc的大小進行比較，來使輸出的電壓Vc發生變化。在此，將電壓Ve施加到比較器44的非反轉輸入端子，將振蕩信號Vosc施加到比較器44的反轉輸入端子。因此，當振蕩信號Vosc的電平低於電壓Ve的電平時電壓Vc為H 電平，當振蕩信號Vosc的電平高於電壓Ve的電平時電壓Vc為L電平。AND電路45計算電壓Vc與來自後述的過電流檢測電路48的輸出這兩者的邏輯積，輸出到D觸發器46。對D觸發器46的D輸入端輸入電壓Vc，對D觸發器46的C輸入端輸入時鐘信號 Vck,對D觸發器46的R輸入端輸入AND電路45的輸出。因此，在AND電路45的輸出為H 電平的情況下，從Q輸出端輸出時鐘信號Vck為H電平時的電壓Vc的邏輯電平。另一方面， 在AND電路45的輸出為L電平的情況下，D觸發器46復位，Q輸出變為L電平。驅動電路47基於D觸發器46的Q輸出端輸出的電壓Vq來切換PMOS電晶體50。 具體地說，當電壓Vq為H電平時，使PMOS電晶體50導通。另一方面，當電壓Vq為L電平時，使PMOS電晶體50截止。過電流檢測電路48對以下情況進行檢測來自PMOS電晶體50的電流Iout是否為過電流、即來自PMOS電晶體50的電流Iout是否在表示電流Iout為過電流的基準電流以上。過電流檢測電路48構成為包括基準電壓電路60和比較器61。此外，在電流Iout大於基準電流的情況下，過電流檢測電路48檢測為電流Iout是過電流。PMOS電晶體50為用於驅動負載11的功率電晶體，經由電阻51對該PMOS電晶體 50的源電極(輸入電極)施加輸入電壓Vin。電阻51為用於檢測輸出電流Iout的檢測電阻。此外，將連接電阻51與PMOS電晶體50的源電極的節點的電壓設為電壓VI。例如，當將電阻51的電阻值設為Rl時，電壓 Vl為Vl = Vin-Rl X lout。因而，當輸出電流Iout變大時電壓Vl變小。基準電壓電路60(基準電壓生成電路)為輸出與基準電流相對應的基準電壓 Vref3(第一基準電壓)的電路。另外，基準電壓電路60根據反饋電壓Vfb的電平來改變基準電壓Vref3的電平。因此，成為用於判斷輸出電流是否為過電流的基準的基準電流隨反饋電壓Vfb而發生變化。此外，後面對基準電壓電路60進行詳細說明。比較器61是為了判斷輸出電流Iout是否為過電流而對電壓Vl與基準電壓Vref3 進行比較的電路。如上所述，當輸出電流Iout變大時電壓Vl變小。在電壓Vl大於基準電壓Vref 3的情況下，比較器61輸出表示輸出電流Iout不是過電流的H電平的電壓Vo2。另一方面，在電壓Vl低於基準電壓Vref3的情況下，比較器61輸出表示輸出電流Iout為過電流的L電平的電壓Vo2。基準電壓電路60的詳細內容
如圖2所示，基準電壓電路60構成為包括PMOS電晶體70、71、偏置電流源72、73 以及電阻74、75。此外，PMOS電晶體70、71、偏置電流源72、73以及電阻74相當於偏置電流電路。PMOS電晶體70的源電極經由電阻74與PMOS電晶體71的源電極相連接。另夕卜， 對連接PMOS電晶體70的源電極與電阻74的節點提供來自偏置電流源72的規定的偏置電流讓1。因此，PMOS電晶體70、71、偏置電流源72以及電阻74構成差動電路。此外，電阻 74為PMOS電晶體71的所謂的源電阻。另外，在此，對PMOS電晶體70的柵電極施加規定電平的電壓Vb3，對PMOS電晶體 71的柵電極施加反饋電壓Vfb。因此，在反饋電壓Vfb高於電壓Vb3的情況下，PMOS電晶體70導通，PMOS電晶體71截止。因而，在這種情況下，將偏置電流rtl提供給PMOS電晶體70。另一方面，當反饋電壓Vfb降低為低於電壓Vb3時，隨著反饋電壓Vfb的降低而流經 PMOS電晶體70的電流逐漸減少，流經PMOS電晶體71的電流逐漸增加。此外，在本實施方式中，對PMOS電晶體70、71進行設計，使得例如當反饋電壓Vfb降低為低於電壓Vb3的電壓Vb4時偏置電流Ibl全部流入PMOS電晶體71。偏置電流源73生成大於偏置電流Ibl的偏置電流Ib2。另外，偏置電流源73的一端與電阻75的一端以及PMOS電晶體71的漏電極相連接。在本實施方式中，將在連接偏置電流源73與電阻75的節點上產生的電壓設為基準電壓Vref3，將電阻75的電阻值設為 R2。在此，參照圖3來說明基準電壓電路60的動作。首先，在電壓Vfb >電壓Vb3的範圍內，PMOS電晶體71截止，流經PMOS電晶體71的電流為零，因此偏置電流1 全部流經電阻75。因此，基準電壓Vref3為Vref3 = Vin_Il32XR2。接著，如上所述，當電壓Vfb低於電壓Vb3時，流經PMOS電晶體71的電流逐漸增加。在此，偏置電流源73的偏置電流1 是恆定的，因此結果是流經電阻75的電流減少。 因此，基準電壓Vref3隨著反饋電壓Vfb的降低而變高。並且，當反饋電壓Vfb降低為電壓 Vb4時，偏置電流Ibl全部流經PMOS電晶體71，因此流經電阻75的電流變為讓2_讓1。艮口， 在電壓Vfb <電壓Vb4的範圍內，Vref3 = Vin-(Ib2-Ibl) XR2。這樣，基準電壓電路60輸出隨反饋電壓Vfb的降低而變大的基準電壓Vref3。此外，如上所述，基準電壓Vref3是成為用於判斷輸出電流Iout是否為過電流的基準的電壓。另外，與基準電壓Vref3進行比較的電壓Vl隨輸出電流Iout的增大而減小。因此，當基準電壓Vref3的電平變大時，比較器 61判斷輸入電流為過電流的基準電流變小。這樣，隨反饋電壓Vfb的降低，基準電壓電路 60使判斷輸出電流Iout為過電流時的基準電流上升。此外，電壓Vb3的電平相當於第一電平。命、載、沒有豆g各t書況下的開關申i原申i各10的雲M乍在此，參照圖4來說明負載沒有發生短路情況下的開關電源電路10的動作的一例。此外，在此，開關電源電路10生成期望電平的輸出電壓Vout，設流經負載11的負載電流IL的平均值為電流IA。另外，選擇電阻36、37以使生成期望電平的輸出電壓Vout時的反饋電壓Vfb高於遲滯比較器40的電壓Vbl。因此，來自遲滯比較器40的輸出電壓Vol為 H電平，振蕩信號Vosc的頻率為fl。並且，對基準電壓電路60進行設計，使得在上述條件下驅動負載11時，電壓Vl的最小電平高於電壓Vref3。
首先，在時刻t0，當振蕩信號Vosc的電平低於電壓Ve的電平時，電壓Vc變為H電平。然後，在振蕩信號Vosc上升的時刻tl時鐘信號Vck變為H電平時，電壓Vq變為H電平。因此，PMOS電晶體50導通。當PMOS電晶體50導通時，有輸出電流Iout流過PMOS電晶體50，因此電壓Vl的電平從Vin降低lout XRl。如上所述，負載電流IL為電流IA時的電壓Vl的最小電平高於基準電壓Vref3，因此電壓Vo2始終為H電平。因此，AND電路45 的輸出也為H電平。接著，當在時刻t2振蕩信號Vosc的電平高於電壓Ve時，電壓Vc變為L電平。其結果為，AND電路的輸出變為L電平，D觸發器46復位。因而，電壓Vq變為L電平，PMOS電晶體50截止。另外，當在時刻t3振蕩信號Vosc的電平低於電壓Ve時，與時刻tO —樣，電壓Vc變為H電平。在時刻t3以後，重複進行時刻tO t3的動作。在此，例如，在輸出電壓Vout上升的情況下，反饋電壓Vfb也上升。當反饋電壓 Vfb高於基準電壓Vref2時，電壓Ve降低。因此，電壓Vq為H電平期間、即PMOS電晶體50 導通期間變短，輸出電壓Vout降低。因而，上升的輸出電壓Vout和反饋電壓Vfb都降低。 另一方面，在輸出電壓Vout降低的情況下，反饋電壓Vfb也降低。並且，當反饋電壓Vfb低於基準電壓Vref2時，電壓Ve上升。因此，電壓Vq為H電平的期間、即PMOS電晶體50截止的期間變長。因而，降低的輸出電壓Vout和反饋電壓Vfb都上升。這樣，對反饋電壓Vfb 進行反饋控制使其與基準電壓Vref —致來使電源IC20持續生成期望的電壓Vout。儲料髓龍幡10白憾乍接著，參照圖5來說明由於事故等原因而負載發生短路的情況下的開關電源電路 10的動作的一例。當負載發生短路時，端子OUT與接地端之間在電氣上幾乎呈短路狀態。 因此，輸出電壓Vout從期望的電平向OV降低。另外，當在這種狀態下PMOS電晶體50導通時，來自生成輸入電壓Vin的電源的電流經由電阻51和PMOS電晶體50的導通電阻而流入接地端。在本實施方式中，設定基準電壓Vref3的電平，使得在負載短路且PMOS電晶體50 導通時生成的電壓Vl低於基準電壓Vref3 ( = Vin-Ib2 X R2)。另外，在本實施方式中，遲滯比較器40被設計成電壓Vbl的電平例如與電壓Vb4的電平相同。首先，當在時刻tlO負載發生短路時，輸出電壓Vout從期望的電平開始降低。如上所述，當輸出電壓Vout從期望的電平開始降低時，驅動電路47驅動PMOS電晶體50以使輸出電壓Vout上升。此外，此時，反饋電壓Vfb的電平高於遲滯比較器40的電壓Vbl，因此以頻率Π切換PMOS電晶體50。然後，在時刻tll，當電壓Vq變為H電平時，PMOS電晶體 50導通，因此輸出電流Iout從零開始增加，電壓Vl降低。如上所述，負載發生短路時，PMOS 電晶體50導通時的電壓Vl低於基準電壓Vref3( = Vin-Ib2XR2)0因此，檢測出輸出電流Iout為過電流，從比較器61輸出表示輸出電流Iout為過電流的L電平的電壓Vo2。當電壓Vo2變為L電平時，D觸發器46復位，因此電壓Vq變為L電平，PMOS電晶體50截止。 即，負載發生短路時，當過電流檢測電路48檢測出輸出電流Iout為過電流時，PMOS電晶體 50被強制截止。接著，在時刻tl3，當隨輸出電壓Vout的降低而反饋電壓Vfb變為電壓Vb3時，基準電壓電路60使基準電壓Vref3的電平隨反饋電壓Vfb的降低而上升。然後，當成為從時刻tll起經過振蕩信號Vosc的一個周期後的時刻tl4時，電壓Vq變為H電平，PMOS電晶體50導通，因此電壓Vl降低。並且，在時刻tl5，當電壓Vl低於基準電壓Vref3時，PMOS
7電晶體50截止。這樣，當在時刻tl3以後基準電壓Vref3變高時，PMOS電晶體50從導通至截止的時間變短。因此，在振蕩信號Vosc每個周期中輸出電流Iout的平均值減小。另外，在時刻tl6，當反饋電壓Vfb隨輸出電壓Vout的降低而變為電壓Vb4時，基準電壓Vref3的電平成為規定電平(Vin-ab2-rtl) XR2)。然後，在時刻tl7時，PMOS電晶體50導通，當在時刻tl8電壓Vl低於基準電壓Vref3時，PMOS電晶體50截止。如上所述，即使反饋電壓Vfb降低，基準電壓電路60也不會使基準電壓Vref3上升到規定電平 (Vin-(Ib2-Ibl) XR2)以上。因此，在時刻tl6以後，PMOS電晶體50的導通期間不會變短。 因而，在時刻tl6以後，在振蕩信號Vosc的每個周期中輸出電流Iout的平均值不會減小。另外，在時刻t20，當隨著輸出電壓Vout的降低而反饋電壓Vfb變為電壓Vb2時， 遲滯比較器40使電壓Vol變換為L電平。其結果為，振蕩電路41輸出低於頻率f 1的頻率為f2的鋸齒形狀的振蕩信號Vosc。因此，以低於頻率fl的頻率f2切換PMOS電晶體50。 其結果為，當振蕩信號Vosc的頻率降低時，每個規定期間內的輸出電流Iout的平均值也會減小。在此，參照圖6來說明負載發生短路時的輸出電壓Vout與輸出電流Iout的平均值之間的關係。負載發生短路時(A點)，PM0S電晶體50被強制截止，因此輸出電流Iout的平均值降低。並且，當輸出電壓Vout降低而反饋電壓Vfb的電平變為電壓Vb3時(B點)，在振蕩信號Vosc的一個周期內輸出電流Iout的平均值進一步變小。另外，當輸出電壓Vout 降低而反饋電壓Vfb的電平變為電壓Vb2時(C點)，振蕩信號Vosc的頻率從fl變為f2。 其結果為，例如如D點所示，輸出電壓Vout和輸出電流Iout的平均值小於C點的輸出電壓 Vout和輸出電流Iout的平均值。此外，動作點移動到D點之後，以與D點相同的條件限制 PMOS電晶體的過電流。以上，說明了本實施方式的開關電源電路10。比較器61對與輸出電流Iout相應的電壓Vl以及與成為過電流基準的基準電流相應的基準電壓Vref3進行比較。另外，基準電壓電路60隨輸出電壓Vout (反饋電壓Vfb)的降低來生成基準電流變小的基準電壓 Vref3。因而，在本實施方式中，例如當負載發生短路而輸出電壓Vout從目標電平開始降低時，表示輸出電流Iout為過電流的電流值、即所謂過電流極限值降低。另外，當比較器61 檢測出過電流時，驅動電路47使PMOS電晶體50截止。因此，即使負載發生短路的情況下， 例如與過電流極限值恆定的情況相比，本實施方式也能夠減小流經PMOS電晶體50的輸出電流lout，從而能夠抑制PMOS電晶體50由於過電流而被擊穿這種情況的發生。通常，例如在負載11的負載電流IL驟增的情況下輸出電壓Vout也會降低。在發生這種負載驟變而輸出電壓Vout過度地降低時，如果降低過電流極限值，有時會使PMOS電晶體50被強制截止。其結果為，難以在較短時間內使降低的輸出電壓Vout變為目標電平。 在本實施方式中，將改變基準電壓Vref3時的反饋電壓Vfb的電平設為電壓Vb3的電平，能夠任意地設定電壓Vb3的電平。因此，例如能夠將電壓Vb3的電平設定為比負載驟變中假設的輸出電壓Vout的最小值還低。這樣，通過設定電壓Vb3，能夠僅在負載發生短路的情況下降低過電流極限值。在本實施方式中，隨著輸出電壓Vout的降低而使基準電壓Vref3逐漸升高，但是，也可以例如當輸出電壓Vout變為電壓Vb3時，使基準電壓Vref3發生大幅改變而從 Vin-Il32XR2變為Vin-ab2-n3l) XR2。另外，根據事故等不同，有時在短時間內能夠消除負載短路。負載短路被消除時，如果基準電壓Vref3的值較大、即過電流極限值較小，則電容器32的充電電流也受到限制，而使輸出電壓Vout難以在短時間內變為目標電平。在本實施方式中，隨著輸出電壓Vout的降低，使基準電壓Vref3逐漸升高。因此，短時間內消除了負載短路的情況下，能夠在短時間內使輸出電壓Vout變為目標電平。另外，當反饋電壓Vfb變為電壓Vb2時，遲滯比較器40使振蕩電路41的振蕩信號 Vosc的頻率從fl降到f2。當振蕩信號Vosc的頻率降低時，每個規定期間內的輸出電流 Iout的平均值也減小。因此，能夠降低輸出電流Iout變為過電流的可能性，從而能夠進一步降低PMOS電晶體50被擊穿的可能性。另外，負載短路被消除之後，使輸出電壓Vout上升至目標電平的期間隨著開關頻率、即振蕩信號Vosc的頻率而發生變化。具體地說，當振蕩信號Vosc的頻率較高時，能夠在短時間內使輸出電壓Vout上升至目標電平。在本實施方式中，振蕩信號Vosc的頻率從 Π降低到f2的電壓VId2低於基準電壓Vref3開始上升的電壓Vb3。因此，例如在反饋電壓變為電壓Vb2之前負載短路被消除的情況下，能夠在更短的時間內使輸出電壓Vout上升至目標電平。此外，上述實施例是使本發明更容易理解的內容，而不是限定地解釋本發明的內容。本發明在不脫離其宗旨的範圍內能夠進行變更、改進，並且本發明還包含其等價物。基準電壓電路60根據對輸出電壓Vout進行分壓得到的反饋電壓Vfb的電平來改變基準電壓Vref3的電平，但是並不限於此。基準電壓電路60例如也可以直接基於輸出電壓Vout的電平來改變基準電壓Vref3的電平。在這種情況下，也能夠得到與本實施方式相同的效果。
權利要求
1.一種開關控制電路，為了從輸入電壓生成目標電平的輸出電壓，對輸入電極施加有上述輸入電壓的電晶體的開關進行控制，並且在來自上述電晶體的輸出電流大於基準電流的情況下使上述電晶體截止，該開關控制電路的特徵在於，具備基準電壓生成電路，其生成第一基準電壓，該第一基準電壓與隨著上述輸出電壓降低而變小的上述基準電流相對應；比較電路，其將與上述輸出電流相應的電壓和上述第一基準電壓進行比較；以及驅動電路，在上述比較電路判斷為與上述輸出電流相應的電壓小於上述第一基準電壓的情況下，基於與上述輸出電壓相應的反饋電壓和與上述目標電平相應的第二基準電壓使上述電晶體導通、截止以使上述輸出電壓的電平變為上述目標電平，在上述比較電路判斷為與上述輸出電流相應的電壓大於上述第一基準電壓的情況下，使上述電晶體截止。
2.根據權利要求1所述的開關控制電路，其特徵在於，當上述輸出電壓變為低於上述目標電平的第一電平時，上述基準電壓生成電路生成上述第一基準電壓，該第一基準電壓對應於隨著上述輸出電壓降低而變小的上述基準電流。
3.根據權利要求2所述的開關控制電路，其特徵在於，上述基準電壓生成電路包括電阻和偏置電流電路，其中，為了在上述電阻的一端生成上述第一基準電壓，上述偏置電流電路對上述電阻提供偏置電流，並且當上述輸出電壓變為上述第一電平時，上述偏置電流電路使上述偏置電流的電流值隨著上述輸出電壓的降低而發生變化。
4.根據權利要求2 3中的任一項所述的開關控制電路，其特徵在於，上述驅動電路包括振蕩電路，其輸出頻率隨著上述輸出電壓降低而變小的振蕩信號；誤差放大電路，其對作為上述反饋電壓和上述第二基準電壓的差的誤差進行放大；以及控制電路，在與上述輸出電流相應的電壓小於上述第一基準電壓的情況下，基於上述誤差放大電路的輸出和上述振蕩信號，以上述振蕩信號的頻率使上述電晶體導通、截止以使上述輸出電壓的電平變為上述目標電平，在與上述輸出電流相應的電壓大於上述第一基準電壓的情況下，使上述電晶體截止。
5.根據權利要求4所述的開關控制電路，其特徵在於，當上述輸出電壓變為低於上述第一電平的第二電平時，上述振蕩電路使上述振蕩信號的頻率變小。
全文摘要
本發明提供一種開關控制電路，能夠抑制功率電晶體由於過電流而被擊穿的，為了從輸入電壓生成目標電平的輸出電壓，對輸入電極被施加了輸入電壓的電晶體的開關進行控制，並且在來自電晶體的輸出電流大於基準電流時使電晶體截止。其中具備基準電壓生成電路，其生成對應於隨著輸出電壓的降低而基準電流變小的情況的第一基準電壓；比較電路，其比較與輸出電流相應的電壓和第一基準電壓；以及驅動電路，在比較電路判斷為與輸出電流相應的電壓大於第一基準電壓，基於與輸出電壓相應的反饋電壓以及與目標電平相應的第二基準電壓使電晶體導通截止以使輸出電壓的電平變為目標電平，在判斷為與輸出電流相應的電壓大於第一基準電壓時，使電晶體截止。
文檔編號H02H7/10GK102163834SQ201110039199
公開日2011年8月24日 申請日期2011年2月16日 優先權日2010年2月16日
發明者丸木雅大, 河井周平, 福士巖 申請人:安森美半導體貿易公司