提高共源運算放大器頻率特性的mos器件製造方法
2023-05-25 15:55:46 1
專利名稱：提高共源運算放大器頻率特性的mos器件製造方法
技術領域：
本發明涉及半導體製造領域，尤其涉及一種提高共源運算放大器頻率特性的MOS 器件製造方法。
背景技術：
CMOS (互補金屬氧化物半導體)運算放大器，是各種電路的基礎單元之一。隨著信息技術的發展，對於信息數據的處理速度要求越來越高，對其中採用的CMOS運算放大器的頻率響應特性要求也越來越高。然而，CMOS器件的寄生電容隨著工作頻率的升高起到越來越大的負面作用，如何減小這些寄生電容對CMOS運算放大器的影響，已經成為提高CMOS運算放大器頻率響應特性的關鍵。密勒電容是一個等效電容，其描述的是跨接在運算放大器的輸出端與輸入端之間的反饋電容(C。)對運算放大器頻率特性的影響。如圖IA所示的一個運算放大器電路，一個戴維南電源(Va) 11通過一個戴維南電阻(Ra) 12驅動這個電路，在輸出端(Vwt) 17設有第一電阻(R1) 15和第一電容(C1) 16組成的相移電路作為負載,輸入端(Vin) 18和輸出端17通過一個反饋電容(Cc) 13相連，放大器14的電壓增益值為K,即Vtjut = Av*Vin。密勒電容對於電路的頻率特性的影響稱為密勒效應。請參照圖1B，其為圖IA的等效電路圖，密勒效應是通過放大輸入電容來起作用的，即密勒電容(Cm) 13』可以使得器件或者電路的等效輸入電容增大(1+AV)倍，其中Cm = Cc*(I+Av)。因此很小的反饋電容(C。) 13即可造成器件或者電路的頻率特性大大降低。請參照圖2，其為現有技術中共源極運算放大器的電路的示意圖所述共源極運算放大器的電路通常包括一個NMOS (N型金屬氧化物半導體)電晶體22和一個輸出電阻 (Rout) 25，輸出端24為NMOS電晶體22的漏端，輸入端21為NMOS的柵端。在輸出端和輸入端之間，由於存在柵漏的寄生交疊電容(Cgd) 23，構成一個反饋電容，由於密勒效應，寄生交疊電容23會嚴重降低共源極運算放大器的頻率響應特性。如何在保持器件性能不變的前提下，減小寄生的交置電容，成為提聞共源極運算放大器頻率響應特性的關鍵。如圖3A 3C所示，對於製備共源極放大器中NMOS器件，通常工藝中，包括首先，提供襯底31，所述襯底31包括源極區域和漏極區域，所述源極區域中形成有源極延伸區34，所述漏極區域中形成有漏極延伸區35，所述襯底31上形成有柵極結構 32，隨後在襯底31和柵極結構32上沉積形成側牆沉積層33，如圖3A所示；接下來，採用各向異性的幹法刻蝕工藝對側牆沉積層33進行刻蝕，以在源極區域上方形成源極側牆33a，在漏極區域上方形成漏極側牆33b，所述源極側牆33a和漏極側牆 33b為對稱結構，如圖3B所示；然後，進行源漏重摻雜以及退火工藝，在襯底中形成源極重摻雜區341和漏極重摻雜區351,可以得知,源極重摻雜區341和漏極重摻雜區351的位置受源極側牆33a和漏極側牆33b的影響，即，源極重摻雜區341和漏極重摻雜區351中摻雜離子距離器件溝道的距離由側牆的寬度所決定。
發明內容
本發明的目的在於提供一種能夠有效提高共源運算放大器頻率特性的MOS器件製造方法。為解決上述技術問題，本發明提供一種提高共源運算放大器頻率特性的MOS器件製造方法，包括在襯底上形成柵極結構，所述襯底包括源極結構和漏極結構；以所述柵極結構為掩膜，在柵極結構兩側的襯底內進行輕摻雜，形成源極延伸區和漏極延伸區；在所述襯底上形成側牆沉積層；採用中性離子對所述側牆沉積層進行離子注入，所述離子注入方向與垂直於所述襯底方向成一夾角且向源極方向傾斜；對所述側牆沉積層進行刻蝕，以在所述源極區域上方形成源極側牆，在所述漏極區域上方形成漏極側牆，所述源極側牆的截面寬度小於所述漏極側牆的截面寬度；進行源漏重摻雜以及退火工藝，形成源極重摻雜區和漏極重摻雜區，所述漏極重摻雜區和源極重摻雜區為非對稱結構，所述源極重摻雜區比漏極重摻雜區更靠近溝道。較佳的，在所述的提高共源運算放大器頻率特性的MOS器件製造方法中，所述離子注入方向夾角為5度-45度。較佳的，所述中性離子為鍺離子或氙離子。本發明採用中性離子對所述側牆沉積層進行離子注入，所述離子注入方向與垂直於所述襯底方向成一夾角且向源極方向傾斜，使得源極區域上方的側牆沉積層的刻蝕速率要高於漏極區域上方的側牆沉積層，因此最終刻蝕後的側牆，在源極的寬度會減小，在漏極的寬度會增大。進行完源漏重摻雜和退火工藝，由於摻雜離子與器件溝道的距離由側牆的寬度所決定，摻雜後漏極的摻雜離子與器件溝道的距離被拉遠，使得漏極重摻雜區域柵極結構之間的交疊面積減小，從而減小了 MOS器件漏極與柵極之間的寄生交疊電容，減小了共源極放大器的密勒電容，從而提高了共源極放大器的頻率響應特性。
圖IA IB為密勒電容對元算放大器頻率特性的影響示意圖；圖2為共源極運算放大器的密勒電容示意圖；圖3A 3C為現有技術中側牆刻蝕方法中的器件剖面示意圖；圖4A 4F為本發明一具體實施例的提高共源運算放大器頻率特性的MOS器件製造方法中的器件剖面示意圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。本發明一具體實施例的提高共源運算放大器頻率特性的MOS器件製造方法，包括請參照圖4A，提供襯底41，在襯底41上形成柵極結構42，所述襯底41包括源極區域和漏極區域，所述源極區域是指後續要形成源極延伸區和源極重摻雜區的區域，同理，所述漏極區域是指後續要形成漏極延伸區和漏極重摻雜區的區域；
請參照圖4B，以柵極結構42為掩膜，在柵極結構42兩側的襯底41內進行輕摻雜， 形成源極延伸區43和漏極延伸區44 ；請參照圖4C，在上述襯底41和柵極結構42上形成側牆沉積層45，所述側牆沉積層45包括覆蓋在源極區域上方的側牆沉積層以及覆蓋在漏極區域上方的側牆沉積層，其中，側牆沉積層材質為氧化矽或氮化矽；請參照圖4D，採用中性離子對襯底41和柵極結構42上的側牆沉積層45進行離子注入，其中所述中性離子可為鍺、氙等離子，離子注入方向與垂直於襯底方向成一夾角α 並向源極方向傾斜，夾角α大小為5度-45度。本發明實施例採用鍺離子對源極上方的側牆沉積層進行離子注入，離子注入方向為15度至30度之間的角度，優選為25度。由於離子注入方向向源極傾斜，漏極延伸區44上方(即柵極42側壁角落處，圖中虛線所示區域) 的側牆沉積層452因為柵極結構阻擋未被離子注入，而其它的側牆沉積層因為被離子注入而發生變化，在後續刻蝕過程中被離子注入的部分刻蝕速率變大，故，被離子注入的側牆沉積層451的刻蝕速率大於未被注入的側牆沉積層452的刻蝕速率；請參照圖4Ε，對側牆沉積層45進行刻蝕，因為被離子注入的側牆沉積層451的刻蝕速率要高於漏極延伸區44上方(柵極42側壁角落處)的側牆沉積層452的刻蝕速率， 適當調節刻蝕機臺的側牆刻蝕菜單(recipe)，最終刻蝕後的側牆，在源極的寬度會減小，在漏極會增大，即源極側牆451A的寬度小於漏極側牆452A的寬度；請參照圖4F，對上述器件進行源漏重摻雜以及退火步驟，在源漏重摻雜以及退火工藝中，由於摻雜離子與器件溝道的距離由側牆的寬度所決定，因此摻雜後，源極重摻雜區 431的摻雜離子與器件溝道的距離被拉近，漏極重摻雜區441的摻雜離子與器件溝道的距離被拉遠，使得漏極重摻雜區與柵極結構之間的交疊區域面積減小，從而減小了 MOS器件漏極與柵極之間的寄生交疊電容，減小了共源極運算放大器的密勒電容，從而提高了共源極放大器的頻率特性。此外，由於在漏極重摻雜區的摻雜離子與溝道的距離被拉遠的同時，源極重摻雜區的摻雜離子與溝道的距離被拉近，總的源漏重摻雜離子之間的距離保持不變，因此器件的有效溝道長度(Effective Channel Length)基本保持不變,器件的其他性能得以保持。以上所述僅為本發明的較佳實施例，凡依本發明權利要求範例所作的均等變化與修飾，皆應屬於本發明權利要求涵蓋範圍。
權利要求
1.一種提高共源運算放大器頻率特性的MOS器件製造方法，其特徵在於，包括在襯底上形成柵極結構，所述襯底包括源極結構和漏極結構；以所述柵極結構為掩膜，在柵極結構兩側的襯底內進行輕摻雜，形成源極延伸區和漏極延伸區；在所述襯底上形成側牆沉積層；採用中性離子對所述側牆沉積層進行離子注入，所述離子注入方向與垂直於所述襯底方向成一夾角且向源極方向傾斜；對所述側牆沉積層進行刻蝕，以在所述源極區域上方形成源極側牆，在所述漏極區域上方形成漏極側牆，所述源極側牆的截面寬度小於所述漏極側牆的截面寬度；進行源漏重摻雜以及退火工藝，形成源極重摻雜區和漏極重摻雜區，所述漏極重摻雜區和源極重摻雜區為非對稱結構，所述源極重摻雜區比漏極重摻雜區更靠近溝道。
2.如權利要求I所述的提高共源運算放大器頻率特性的MOS器件製造方法，其特徵在於，所述離子注入方向夾角為5度-45度。
3.如權利要求I所述的提高共源極運算放大器頻率特性的MOS器件製造方法，其特徵在於，所述中性離子為鍺離子或氙離子。
全文摘要
本發明提供了一種提高共源運算放大器頻率特性的MOS器件製造方法，通過利用中性離子對側牆層進行離子注入，離子注入方向與垂直於所述襯底方向成一夾角且向源極方向傾斜，在共源極運算放大器的MOS器件的源漏端形成不同形貌的側牆，使得刻蝕後漏極的側牆寬度增大，而源極的側牆寬度減小，在接下來的源漏重摻雜注入和退火工藝後，漏極的摻雜離子與器件溝道距離被拉遠，源極的摻雜離子與器件溝道的距離被拉近，在保持器件性能不變的情況下，減小了漏極的寄生交疊電容，從而提高了共源極運算放大器的頻率響應特性。
文檔編號H01L21/336GK102610527SQ201210081228
公開日2012年7月25日 申請日期2012年3月23日 優先權日2012年3月23日
發明者俞柳江 申請人:上海華力微電子有限公司