用於在晶片級封裝佔用面積內將寬總線存儲器及串行存儲器附接到處理器的方法

2023-05-25 09:14:41

專利名稱：用於在晶片級封裝佔用面積內將寬總線存儲器及串行存儲器附接到處理器的方法
技術領域：
本發明涉及半導體裝置組裝領域，且更特定來說，涉及可用於將不同類型的裝置附接且電連接在一起的半導體裝置方法及結構。
背景技術：
降低完成的裝置封裝的尺寸是半導體裝置製造領域中正在進行的設計目標。電子工業已從降低包括單個半導體裸片(晶片)的封裝的尺寸前進到在同一封裝中包括多個晶片的封裝的小型化。舉例來說，「層疊封裝」或「PoP」裝置可包括存儲器裸片(其以接合線連接到第一襯底)及邏輯裸片(其以接合線連接到第二襯底)。所述第一襯底可提供用於所述存儲 器裸片到所述邏輯裸片的連接的電路布線(即，電跡線或跡線布線)及低密度球柵格陣列(BGA)，而所述第二襯底可提供用於所述邏輯裸片到接納襯底(例如，母板)的連接的電路布線及高密度BGA。所述第一襯底的BGA附接到所述第二襯底的上側上的焊盤墊(landingpad)。因此，所述存儲器裸片可以短電連接堆疊在所述邏輯裸片上且電連接到所述邏輯裸片，這減少了所述兩個裸片之間的信號延遲。此外，可在組裝之前測試每一裸片以確保功能性，從而減少廢料及返工。

發明內容
在設想常規層疊封裝半導體設計時，發明者已意識到，可能需要在同一封裝中包括三種或三種以上不同類型的晶片。然而，當優選電連接因不同的裸片而異時，互連三種或三種以上不同類型的晶片的難度加大。此外，在晶片級封裝佔用面積中提供具有兩個以上裸片的封裝是困難的。舉例來說，微處理器(處理器)可需要使用具有高速、低密度串行輸入/輸出(I/O)的數據架構的存儲器(例如串行接口存儲器)及具有帶有較低速度及較寬數據寬度I/O的數據架構的存儲器。單獨封裝這些裝置需要大面積的接納襯底，而包括所有三者的單個裝置可提供具有小佔用面積的高度功能性的封裝。然而，將三個裝置組合到具有小佔用面積的單個封裝中是困難的，因為必須在小面積內進行大量的電連接。此外，將優選地縮短處理器與緩慢、寬數據寬度存儲器之間的電連接以使信號延遲最小化。與寬存儲器相比，高速、低密度串行I/o存儲器受較長電連接的影響較小，且因此較長連接足以用於串行存儲器。在實現這些要求時，發明者已開發出可包括三種或三種以上裸片類型的(舉例來說，兩種不同的存儲器類型及處理器)的半導體封裝，其可使用不同類型的電連接來提供兩種不同的存儲器類型與所述處理器之間的電連接。可形成所述裝置以在晶片級裝置佔用面積內提供封裝。本教示的實施例包括具小佔用面積的密集封裝。裝置的實施例可包括第一存儲器裸片類型(例如，高速串行I/O存儲器裸片)，其(舉例來說)使用接合線或倒裝晶片連接以物理方式連接到第一襯底的前表面且電連接到所述第一襯底上及所述第一襯底內的布線。所述布線可電連接到所述第一襯底的後表面上的墊。所述裝置可進一步包括以穿襯底通孔(TSV)形成的處理器，所述穿襯底通孔(TSV)在所述處理器的前(電路)側與後(非電路)側之間傳遞數據。所述處理器可使用倒裝晶片連接以物理方式連接到第二襯底的前表面，且使用(舉例來說)銅柱電連接到所述第二襯底內的布線。所述第二襯底上的布線可電連接到所述第二襯底的前表面上的墊，所述墊又以穿過所述第二襯底的布線連接到所述第二襯底的後表面上的墊。所述裝置還可包括第二存儲器裸片類型(例如，低速、寬總線存儲器裸片)，其以物理方式連接到所述處理器的後側，其中所述第二存儲器裸片的前側朝向所述處理器的後偵U。所述第二存儲器裸片可通過所述TSV電連接到所述處理器。
所述第一襯底的後表面上的墊可通過導電膏等等使用焊料連接(例如球柵格陣列)連接到所述第二襯底的前表面上的墊。從所述第一存儲器裸片到所述處理器的數據路徑可因此從所述裸片通過接合線或倒裝晶片連接到所述第一襯底的布線，到所述第一襯底的後表面上的墊，通過焊料或導電膏到所述第二襯底的前表面上的墊，通過所述第二襯底中的跡線布線，且通過銅柱到所述處理器。從所述第二存儲器裸片到所述處理器的數據路徑可通過TSV從所述處理器的後側到前側。因此，所述半導體裝置可包括具有第一存儲器類型的第一存儲器裸片、具有第二存儲器類型的第二存儲器裸片及可為處理器的第三裸片。所述第一存儲器裸片可使用第一連接類型電連接到所述處理器，且所述第二存儲器裸片可使用不同於所述第一連接類型的第二連接類型而電連接到所述處理器。所述裝置可通過到所述第二襯底的後表面上的墊的BGA連接來與接納襯底(例如，印刷電路板、母板、系統板、陶瓷襯底等等)電連接。將理解，雖然所述封裝適於三個不同的裸片類型，但所述封裝也可用於將同一類型的裸片連接在一起或連接相同裸片類型與不同裸片類型的組合。


參考附圖描述實例實施例，其中圖I為本教示的實例實施例的橫截面；以及圖2為附接到接納襯底之後的類似於圖I的結構的橫截面。
具體實施例方式增加可封裝成單一形態因子的裝置的數目及類型給予設計者更多的對裝置封裝的選項且可減少所述裝置所需的面積。圖I描繪根據本教示的實施例的裝置10，裝置10可包括封裝在一起的兩個存儲器裸片(各自提供不同的存儲器類型)及邏輯裸片。預期在其它實施例中，可將兩種以上存儲器類型及一種以上邏輯裸片封裝在一起。並且，雖然所述封裝對於封裝三種或三種以上不同類型的半導體裸片是有用的，但預期在其它實施例中，所述半導體裸片中的兩者或兩者以上(或所有)可具有相同的類型。裝置10可包括一個(或一個以上)第一存儲器裸片12、一個(或一個以上)第二存儲器裸片14及(一個或)一個以上邏輯裸片16。第一存儲器裸片12可包括具有高速度、低密度串行輸入/輸出(I/O)數據架構的存儲器類型，例如串行接口存儲器。第二存儲器裸片14可包括具有帶有較低速度及較寬數據寬度(S卩，高密度、寬總線)I/O的數據架構的存儲器類型。邏輯裸片16可包括半導體裸片，例如微處理器。在實施例中，第一存儲器裸片12的後(非電路)側可使用裸片附接材料(未個別描繪)來以物理方式附接到第一襯底18的前表面。所述第一襯底可包括印刷電路板(PCB)、半導體襯底、陶瓷襯底、卷帶式自動接合(TAB)卷帶結構或另一可用襯底(其具有在所述襯底上並貫穿所述襯底的電路布線)。接著，可使用接合線20將第一存儲器裸片12的前(電路)側上的接合墊(未個別描繪)電連接到連接到第一襯底18的前表面上的電路布線的 焊盤墊(未個別描繪)。在另一實施例中，第一存儲器裸片12可使用倒裝晶片附接而電連接到所述第一襯底的前表面上的電路布線。可形成囊封材料22以保護第一存儲器裸片12及第一襯底18的電路。第一襯底18進一步包括所述後表面上的多個墊24，多個墊24通過襯底18內的配線而電連接到襯底18的前表面上的電路布線，且通過接合線20連接到第一存儲器裸片12上的電路。裝置10進一步包括在前表面上具有電路布線的第二襯底26，所述前表面連接到所述第二襯底的前表面上的多個墊28。在此實施例中，邏輯裸片16的前(電路)側以倒裝晶片樣式鄰近(即，朝向)第二襯底26的前表面。多個電連接30(舉例來說，多個導電柱，其可包括由電介質底部填充料32分隔的銅柱)以物理方式將邏輯裸片連接到所述第二襯底的前表面，且將邏輯裸片16的電路電連接到第二襯底26的前表面上的電路布線。在此實施例中，第二存儲器裸片14的前(電路)側使用例如電介質材料(如裸片附接材料)的材料34來以物理方式附接到邏輯裸片16的後(非電路)側。第二存儲器裸片14的前側上的電路可使用形成在邏輯裸片16內的穿矽通孔(TSV) 36來與邏輯裸片16的前側上的電路電連接。在另一實施例中，可使用Z軸導體來執行所述物理連接以及所述電連接。所述TSV因此從邏輯裸片16的後側延伸且貫穿所述邏輯裸片以與所述邏輯裸片的前側上的電路電連接。第一襯底18可進一步包括電連接到第一襯底18的後表面上的墊24的球柵格陣列(BGA) 38。第二襯底26的前表面上的墊28可使用導體38、40(例如焊料或導電膏)而電連接到第一襯底18的後表面上的墊24。圖I描繪在執行回流工藝以將第一襯底墊24與第二襯底墊28電連接在一起之前的用於導體40且用於BGA 38的焊料的使用。一旦所述回流工藝完成，所述焊料就將流動以填充墊24、28之間的開口且形成連續導體。可將第二襯底墊28電路由到襯底26的前表面上的電路且電路由到第二襯底26的後表面上的多個高密度BGA連接42。BGA連接42可將完成的裝置連接到接納襯底，例如印刷電路板、母板、系統板、陶瓷襯底等等。當焊料處於其熔融狀態時，預成形的模製化合物44 (其可在回流焊料38、40之前形成)可防止所述焊料遠離所要區域的流動。因此，在圖I的實施例中，第一存儲器裸片12上的電路使用接合線20而連接到第一襯底18上及第一襯底18內的電路布線。所述第一襯底的電路布線電連接到第一襯底18的後表面上的墊24。BGA連接38及電連接40將所述第一襯底的後表面上的墊24電連接到第二襯底26的前表面上的墊28。墊28可使用第二襯底26上及第二襯底26內的電路布線電連接到第二襯底26的前表面上的電路且電連接到BGA連接42。使用此導電數據路徑，數據可在第一存儲器裸片12、邏輯裸片16之間傳遞且傳遞到外部封裝位置42。在圖I的實施例中，第一存儲器裸片12與邏輯裸片16之間的此導電數據路徑不包括TSV連接36。此外，第二存儲器裸片14的前側上的電路(舉例來說)使用TSV連接36而連接到邏輯裸片16的前側上的電路。來自邏輯裸片16的前側的電路使用(舉例來說)銅柱30而電連接到第二襯底26的前側上的電路。第二襯底26上及第二襯底26中的電路布線電連接到BGA連接42且電連接到墊28。使用此導電路徑，數據可在第二存儲器裸片14、邏輯裸片16之間傳遞，且傳遞到外部封裝位置42。第一存儲器裸片12可包括具有低密度、高速串行I/O的裸片，而第二存儲器裸片14可包括具有高密度、低速寬I/O的裸片。BGA連接38將促進第一存儲器裸片12與邏輯裸片16之間的低密度、高速電連接，而TSV連接36將促進第二存儲器裸片14與邏輯裸片 16之間的高密度、低速電連接。銅柱30可以小間距形成且因此將會促進邏輯裸片16與第二襯底26之間及到外部封裝位置42的高密度電連接。因此，所述第一存儲器裸片可使用對於所述第一存儲器類型優選的第一類型的電連接而電連接到所述邏輯裸片，而所述第二存儲器裸片可使用對於所述第二存儲器類型優選的不同於所述第一類型的電連接的第二類型的電連接而電連接到邏輯裸片。所述裝置可在晶片級封裝佔用面積內提供所述三個裸片。圖2描繪在附接到接納襯底50 (例如，印刷電路板、系統板、母板、系統板等等)之後的圖I的裝置。BGA連接42提供到接納襯底50上的墊52的電連接。圖2進一步描繪在焊料回流工藝之後由圖I的BGA連接38、40形成的多個連續電連接54。電連接54將第一襯底18的後表面上的墊24電連接到第二襯底26的前表面上的墊28。圖I的BGA連接38、40還可使用另一導電材料((例如，導電膏)來形成。BGA連接42適於連接到如所描繪的接納襯底且適於將來自/去向第一裸片12、第二裸片14及第三裸片16的數據傳送到接納襯底50。雖然所述封裝可包括三個(或三個以上)不同類型的半導體裸片的使用，但預期所有裸片可具有相同的類型或兩個或兩個以上裸片可具有相同的類型，其中一個或一個以上裸片為不同的類型。所屬領域的技術人員將理解，在所主張的發明的範圍內許多其它實施例及變型也是可能的。在此還期望涵蓋具有在實例實施例的背景下描述的一個或一個以上特徵或步驟的不同組合的實施例，所述實例實施例具有所有此類特徵或步驟或僅其中一些。
權利要求
1.一種半導體裝置，其包含 第一襯底，其包括其上具有電路布線的前表面及包括電連接到所述電路布線的多個導電墊的後表面； 第一半導體裸片，其電連接到所述多個導電墊且附接到所述第一襯底； 第二襯底，其包括其上具有電路布線及多個導電墊的前表面，其中所述第二襯底的所述前表面上的所述電路布線電連接到所述第二襯底的所述前表面上的所述多個導電墊； 第二半導體裸片，其電連接且附接到所述第二襯底且包括其中的多個穿襯底通孔TSV 第三半導體裸片，其通過所述TSV電連接到所述第二半導體裸片且附接到所述第二半導體裸片；及 多個導體，其將所述第一襯底的所述後表面上的所述多個導電墊電連接到所述第二襯底的所述前表面上的所述多個導電墊； 第一連接類型，其將所述第一半導體裸片電連接到所述第二半導體裸片；及 第二連接類型，其將所述第三半導體裸片電連接到所述第二半導體裸片； 其中所述第一連接類型不同於所述第二連接類型。
2.根據權利要求I所述的半導體裝置，其中所述第一半導體裸片為包括第一存儲器類型的第一存儲器裸片；所述第二半導體裸片為邏輯裸片；且所述第三半導體裸片為包括不同於所述第一存儲器類型的第二存儲器類型的第二存儲器裸片。
3.根據權利要求I所述的半導體裝置，其中所述第一半導體裸片為包括串行輸入/輸出I/o數據架構的第一存儲器裸片，所述串行輸入/輸出I/O數據架構包括數據寬度及速度；所述第二半導體裸片為微處理器；且所述第三半導體裸片為包括數據架構的第二存儲器裸片，所述數據架構包括比所述第一半導體裸片低的速度及比所述第一半導體裸片寬的數據寬度。
4.根據權利要求I所述的半導體裝置，其進一步包括所述第二襯底的後表面上的球柵格陣列BGA ;其中所述BGA適於連接到接納襯底且適於將數據從所述第一半導體裸片、所述第二半導體裸片及所述第三半導體裸片傳送到所述接納襯底。
5.根據權利要求I所述的半導體裝置，其進一步包括多根接合線，所述多根接合線將所述第一半導體裸片電連接到所述第一襯底的所述前表面上的所述電路布線。
6.根據權利要求I所述的半導體裝置，其中將所述第一襯底的所述後表面上的所述多個導電墊電連接到所述第二襯底的所述前表面上的所述多個導電墊的所述多個導體為多個經回流的球柵格陣列BGA結構。
7.根據權利要求I所述的半導體裝置，其中所述第一半導體裸片使用多根接合線而電連接到所述第一襯底的所述前表面上的所述電路布線；且所述第二半導體裸片使用多個導電柱而電連接到所述第二襯底的所述電路布線。
8.根據權利要求I所述的半導體裝置，其中所述第一連接類型包含所述第一襯底上的所述電路布線、所述第一襯底的所述後表面上的所述多個導電墊、所述第二襯底的所述前表面上的所述導電墊及所述第二襯底的所述前表面上的所述電路布線；且所述第二連接類型包括所述多個TSV。
9.一種半導體裝置，其包含；第一半導體裸片，其電連接到第一襯底的前表面上的第一電路布線； 第二半導體裸片，其電連接到第二襯底的前表面上的第二電路布線；及第三半導體裸片，其通過位於所述第二半導體裸片的後側處的通孔而電連接到所述第二半導體裸片； 其中所述第一半導體裸片通過數據路徑而電連接到所述第二半導體裸片，所述數據路徑延伸通過所述第一襯底的所述前表面上的所述第一電路布線且通過所述第二襯底的所述前表面上的所述第二電路布線。
10.根據權利要求9所述的半導體裝置，其進一步包括 所述第一襯底的後表面上的導電墊； 所述第二襯底的所述前表面上的導電墊；及 電連接，其將所述第一襯底的所述後表面上的所述導電墊電連接到所述第二襯底的所述前表面上的所述導電墊； 其中所述數據路徑進一步延伸通過所述電連接，所述電連接將所述第一襯底的所述後表面上的所述導電墊電連接到所述第二襯底的所述前表面上的所述導電墊。
11.根據權利要求10所述的半導體裝置，其進一步包括所述第二襯底的後表面上的多個球柵格陣列BGA連接，所述多個球柵格陣列BGA連接適於將所述第一半導體裸片、所述第二半導體裸片及所述第三半導體裸片電連接到接納襯底。
12.一種用於形成半導體裝置的方法，其包含 以物理方式將第一半導體裸片附接到第一襯底的前表面； 將所述第一半導體裸片電連接到所述第一襯底的所述前表面上的電路布線，其中所述電路布線與所述第一襯底的後表面上的多個導電墊電連接； 以物理方式將第二半導體裸片附接到第二襯底的前表面；將所述第二半導體裸片電連接到所述第二襯底的所述前表面上的電路布線，其中所述第二襯底的所述前表面上的所述電路布線與所述第二襯底的前表面上的多個導電墊電連接； 以物理方式將第三半導體裸片附接到所述第二半導體裸片； 通過所述第二半導體裸片內的多個穿襯底通孔TSV將所述第三半導體裸片電附接到所述第二半導體裸片；及 將所述第一襯底的所述後表面上的所述多個導電墊電連接到所述第二襯底的所述前表面上的所述多個導電墊。
全文摘要
本發明涉及一種半導體裝置(10)，其包括具有第一存儲器類型的第一存儲器裸片(12)、具有不同於所述第一存儲器類型的第二存儲器類型的第二存儲器裸片(14)及例如微處理器的邏輯裸片(16)。所述第一存儲器裸片(12)可使用對於所述第一存儲器類型優選的第一類型的電連接而電連接到所述邏輯裸片(16)。所述第二存儲器裸片(14)可使用對於所述第二存儲器類型優選的不同於所述第一類型的電連接的第二類型的電連接而電連接到所述邏輯裸片。其它裝置可包括相同類型的裸片，或兩個或兩個以上第一類型的裸片，及兩個或兩個以上不同於所述第一類型的第二類型的裸片。
文檔編號H01L23/12GK102859686SQ201180021433
公開日2013年1月2日 申請日期2011年5月9日 優先權日2010年5月7日
發明者庫爾特·瓦赫特勒, 瑪格麗特·羅絲·西蒙斯-馬修斯 申請人:德州儀器公司