用於有助於3dic布局的方法和系統的製作方法

2023-05-25 08:44:56 2

專利名稱：用於有助於3d ic布局的方法和系統的製作方法
技術領域：
本公開內容主要地涉及集成電路(IC)設計。更具體而言，本公開內容涉及一種用 於有助於三維(3D) IC中的布局的方法和系統。
背景技術：
超大規模集成(VLSI)電路根據莫爾定律的持續收縮要求封裝和互連技術繼續發 展。三維集成電路(3D IC)作為一種用以幫助維持對縮放、性能和功能的系統需求步伐的 可行解決方案正廣受關注。3D IC的一個關鍵益處在於系統尺寸減小。在傳統技術中，系統組裝是基於二維 (2D)平面架構的。在平面互連襯底如印刷電路板(PCB)上個體地封裝和連接管芯。管芯與 封裝之比一般為低(約50% )，並且通常需要板上部件之間的間隔，這進而將面積效率減少 至約30%。深入研究3D IC的另一原因在於性能。在3D組裝中的互連可能比在2D配置中短 得多。這一特徵允許3D IC具有更高的操作速率和更低功率消耗。考慮3D IC的第三激發因素在於所謂的異質集成。具有大量各種功能電路塊如邏 輯、模擬器件和存儲器的真實片上系統(S0C)器件相當難以構建。另外，用來構建有源器件 的襯底可能因技術而明顯地變化。除了「豎直」縮放之外，晶片設計者也在面臨「水平」縮 放。如果高密度3D IC技術可用，則可以使用異質器件的堆疊來製造3DS0C。這一器件在與 單片S0C相比時將更小、消耗更少功率並且提供更高性能。另外，3D集成可以迴避工藝技術 中已經妨礙一流模擬器件與一流數字器件的實際集成的某些障礙。因為3D IC由於它們集成大量功能並且包含不同技術而往往更複雜，所以3D IC 的設計、表示和優化要求改變設計流程中的許多階段。特別地，3D IC的優化涉及到額外自 由度，z維度，需要開發良好設計的電子設計自動化(EDA)工具以提供更佳解決方案。另外， 將有必要表示由多種技術並行施加的約束。因此，需要改變基礎結構以及在各種設計階段 的分析和優化方式以實現3D IC設計。已經成為2D IC問題的比如散熱這樣的某些問題就 3D IC而言將更為凸顯。這一挑戰歸因於3D結構中的更大功率密度和器件層之間電介質層 的不良導熱性，這可能增加晶片熱失控的可能性。在所有EDA任務之中，管芯布局是一個重要階段。多數目前可用3D布局技術僅為 2D技術的擴展，並且主要關注于波長優化和熱問題。這些技術沒有考慮可製造性和設計約 束，並且在獲得全局優化解決方案時常常顯得不足。

發明內容
本發明的一個實施例提供一種用於有助於三維集成電路(3DIC)布局的系統。在 操作期間，該系統接收多個電路塊。該系統還接收3D結構的參數集，其中參數包括以下參 數中的一個或者多個參數管芯面積、最大總線長、在相應層上的直通矽通路(TSV)的最大 數目以及在3D結構中的相應層的縱橫比。該系統然後通過優化成本函數來計算跨越3D
6結構中的層的電路塊的布局，其中針對給定布局成本函數基於電路塊所用總面積、線長和 TSV、各層中的電路塊佔據的區域的縱橫比以及由電路塊產生的最高溫度。本發明的一個實施例提供一種有助於三維集成電路(3D IC)布局的系統。在操作 期間，該系統接收多個電路塊。該系統在多層管芯結構的至少一層中放置塊並且設置隨時 間變化的參數的初始值。該系統然後迭代地進行以下迭代操作直至隨時間變化的參數達到 預定值。在迭代期間，該系統擾動塊的當前布置。該系統還基於擾動前布置和擾動後布置 中的塊所需的總管芯面積、總線長、直通矽通路(TSV)的總數目以及管芯的縱橫比來計算 成本函數的值。如果成本函數的計算值小於與擾動前布置關聯的成本函數值，則該系統接 受擾動後塊布置作為當前塊布置。如果成本函數的計算值大於或者等於與擾動前布置關聯 的成本函數值，則該系統以非零概率接受擾動後塊布置作為當前塊布置，其中該非零概率 隨著隨時間變化的參數而減小。該系統也遞減隨時間變化的參數。在迭代操作之後，該系統產生表明跨越不同層的最終塊布置的結果。在對這一實施例的一種變化中，擾動塊的當前布置涉及到進行以下操作中的一個 或者多個操作移動至少一個塊、交換兩個塊、旋轉至少一個塊以及翻轉至少一個塊。在又一變化中，以增加的概率進行將塊從擁塞層移動到未用空間更多的層的擾 動。在又一變化中，基於在相應層上的管芯區域的界限內一個或者多個塊的鬆弛度來 進行擾動。在又一變化中，當隨時間變化的參數在預定值以上時，優選基於鬆弛度的塊移動。在又一變化中，當隨時間變化的參數等於預定值或者在預定值以下時，優選基於 鬆弛度的塊交換。在對這一實施例的一種變化中，該系統在隨時間變化的參數達到預定中間值之 後，將大於預定尺寸的至少一個塊分解成更小塊。在又一變化中，該系統在隨時間變化的參數達到預定中間值之後增加隨時間變化 的參數，由此允許分解的塊經歷附加擾動。在對這一實施例的一種變化中，接收電路塊涉及到在預先存在的二維(2D)或者 3D布局中接收塊。


圖1圖示了實例3D IC結構。圖2呈現了對根據本發明一個實施例的示例3D布局過程進行圖示的流程圖。圖3圖示了根據本發明一個實施例的空間鬆弛度概念。圖4圖示了根據本發明一個實施例的示例模擬退火溫度控制曲線。圖5圖示了根據本發明一個實施例的在高模擬退火溫度的布局結果的例子。圖6圖示了根據本發明一個實施例的在低模擬退火溫度的布局結果的例子。圖7圖示了根據本發明一個實施例的用於有助於3D布局的示例計算機系統。
具體實施方式
呈現以下描述以使本領域技術人員能夠實現和利用本發明，並且在特定應用及其 要求的背景下提供該描述。本領域技術人員將容易清楚對公開的實施例的各種修改，並且 這裡限定的一般原理可以適用於其它實施例和應用而不脫離本發明的精神實質和範圍。因 此，本發明不限於所示實施例，而是將被賦予以與這裡公開的原理和特徵一致的最廣範圍。在本具體實施方式
中描述的數據結構和代碼通常存儲於計算機可讀存儲介質上， 該介質可以是能夠存儲用於由計算機系統使用的代碼和/或數據的任何設備或者介質。計 算機可讀存儲介質包括但不限於易失性存儲器、非易失性存儲器、磁和光儲存設備(比如 盤驅動、磁帶、CD(光碟)、DVD(數字萬用盤或者數字視頻盤)或者現在已知或者以後開發 的能夠存儲計算機可讀介質的其它介質。鍵豎直系統集成的主要方式是通過使用直通矽通路(though-silicon via) (TSV)準 確地對準、鍵合併且任意地互連減薄的器件(管芯或者晶片)來堆疊它們。在典型流程中， 電路設計在工程上被設計成配合到在單獨晶片上相應製造的單獨層上。隨後將晶片對準、 堆疊和減薄。在這一處理中的某處，將TSV併入到堆疊的晶片/管芯中以實現豎直連接。這 些操作的確切順序對於不同的方法廣泛地變化。圖1圖示了示例3D IC結構。所示結構包括晶片層102、104和106這三層。各個 層包含多個電路，比如層106中的M0SFET 114。層102包括矽襯底120。通過襯底減薄處 理將層104和106均減薄。這三層通過晶片對準處理來對準，並且通過鍵合層如鍵合層112 來鍵合在一起以形成3D結構。通過TSV如TSV 108來耦合不同層中的器件。相應TSV與 另一層中的焊盤接觸。例如，TSV 108通過層102中的焊盤110將層104中的器件耦合到 層102中的器件。本發明的實施例提供一種用於通過在3D結構中的各層的管芯輪廓內布置給定的 電路塊來有助於3D布局的方法。結果是跨越3D結構的不同層的對比如面積利用率、線長、 縱橫比和與TSV有關的約束這樣的多個參數進行優化的塊布置。在本發明的實施例中，本 布局工具使用一種稱為模擬退火的迭代擾動方法以發現基本上最優的解。模擬退火(SA)是一種用於全局優化問題的通用概率元算法，即確定對給定函數 的全局最優條件的良好近似在大型搜索空間中的位置。當搜索空間為離散時常常使用SA。 「模擬退火」名出冶金退火，這是一種涉及到對材料的加熱和受控冷卻以增加它的晶體尺寸 並且減少晶體缺陷的技術。熱度造成原子變得脫離它們的初始位置(內部能量的局部最 小值)並且隨機漂泊於能量更高的狀態；緩慢冷卻處理給予原子以發現如下配置的更多機 會，這些配置具有比初始能量更低的內部能量。類似於這一物理處理，SA處理的各步驟用隨機「附近」解取代當前解，其中選擇「附 近」解的概率依賴於對應成本函數(類似於實際退火處理中的能量水平)的值之差以及在 SA處理期間逐漸減小的全局參數T (稱為溫度)。一般而言，當T為大時，系統接受擾動的 解，該解獲得具有非零概率的更高成本函數值(與其中系統僅接受成本函數值更低的解的 貪婪算法相反)。注意，這一非零概率隨著退火溫度而減小並且在T降至零時逼近零。因 而當前解在T為大時幾乎隨機改變、但是在T降至零時變得越來越「下坡」。在T為大時對 「上坡」移動的允許使處理免於變得陷於局部最小值一這是更貪婪方法之害。注意，在本公 開內容中將隨時間變化的參數T稱為模擬退火溫度或者SA溫度。這一參數與物理溫度無關。它代之以是用以控制SA處理進展的參數。圖2呈現了對根據本發明一個實施例的示例3D布局處理進行圖示的流程圖。在 操作期間，3D布局系統先選擇初始SA溫度值並且生成初始布局(操作202)。注意，初始布 局可以是跨越層的任何塊布置。隨後，系統擾動布局(操作204)。系統然後評估擾動的布 局的成本函數(操作206)。系統還確定成本函數值是否可接受(操作208)。如果可接受， 則系統用擾動的塊布置更新布局(操作210)。否則，系統繼續遞減SA溫度T (操作212)。 接著，系統確定T是否已經達到終止條件(操作214)。例如，如果T達到零，則滿足終止條 件。如果是這樣，則系統返回。否則，系統回到循環中並且繼續擾動布局(操作204)。問題的公式表示一般性的3D固定輪廓布局問題(3D-F0FP)可以用公式表示如下。令B = {bjl^i^n}為給定的電路塊集合，其中各塊h具有寬度&和高度比。各塊自由旋轉和 /或翻轉。另外，期望布局滿足與管芯輪廓、TSV和熱問題有關的某些約束。固定輪廓約束 保證滿足管芯上的給定尺度，例如在給定輪廓中包含所有層中的管芯。固定輪廓約束(常 稱為固定管芯約束)通常用於分級設計。在布局過程中經常包括這一約束，因為如果解沒 有配合於給定輪廓內，那麼純線長和/或面積最小化仍然可能獲得無用的解。可以提供各 管芯的希望寬度W和希望高度H。取而代之，可以提供可以用來計算用於所有管芯的W和H 的最大縱橫比和最大允許未用空間。可製造性約束與TSV有關。這一領域中的一個關鍵約 束在於保證每對相鄰管芯層之間的TSV數目在某一用戶指定界限內。該界限可以隨著不同 層而變化，並且通常基於視所用鍵合方案而定的TSV節距考慮來計算。一個附加約束與熱 問題有關。由於3D結構中的更大功率密度和不良導熱性，應當在布局期間考慮熱問題。一 個關鍵熱約束將限制任何管芯層中的最大可能溫度。布局工具的目的在於發現用於各塊h的左下角的坐標(Xi，I》，使得 0彡Xi彡ff-w^O ^ Yi ^ H-印；1彡h彡L ；並且任何兩塊之間不存在重疊。在一個實施例中，3D結構中的各管芯的寬度W和高度H相同。在該情況下，有可能 根據晶片面積和最大允許未用空間來計算晶片的寬度W和高度H。計算如下。假設所有塊 的面積之和為A，3D IC的層數目為L，白空間(即未用空間)的最大允許率為￡，而管芯的 給定縱橫比(即高度與寬度之比)為Y。則，3D IC(以及各層中的管芯)的寬度W和高度 H可以表達為formula see original document page 9已經在2D布局的背景中完成固定輪廓布局中的先前工作。傳統布局成功優化成 本函數如面積和線長的線性組合。然而，固定輪廓布局優化比在無輪廓條件之下使線性成 本函數最小在計算上明顯更難。傳統布局工具失敗的主要原因在於缺乏智能解排列方法。本發明的實施例將「空間鬆弛度」概念用於塊排列。圖3圖示了根據本發明一個實 施例的空間鬆弛度概念。水平約束圖如圖3中所示由定向邊以及頂點3、々、8、(、0和11構 造。在這一圖中，固定輪廓的左邊界和右邊界分別為「源」(頂點S)和「宿」(頂點T)。各 塊A、B、C和D由對應頂點代表，而該頂點的權值被賦值為對應塊的寬度。對空間鬆弛度的計算類似於靜態時序分析(STA)鬆弛度的計算，不同之處在於對 邊加權的圖上進行STA，而圖3中的水平約束圖為頂點加權。因此，在計算空間鬆弛度之 前，將各頂點的權值分配給該頂點的入射邊。如圖3中所示，塊D的右邊已經超過固定管芯輪廓302的右邊界，並且頂點D的鬆弛度為負。因此，在擾動當前序列對時，將任何塊移 動到塊D的右邊是不利的。恰好相反，由於塊A的鬆弛度大於塊D的寬度，所以將塊D移 動到塊A的右邊可以滿足固定輪廓約束。因此，將空間鬆弛度小的塊移動到鬆弛度大的 塊旁邊是潛在良好排列，並且系統可以偏置進行這一種排列的概率。在本公開內容中，術 語「鬆弛度」用來指明空間鬆弛度。本發明的實施例使用空間鬆弛度概念以指導塊移動。 可以在 S.Adya 和 I.Markov 在 Proc. Intl. Conf. on Computer Design 2001 年第 328-334 頁的"Fixed-outline floorplanning through better local search，，禾口 H. Murata, K. Fujiyoshi, S. Nakatake 和 Y. Kajitan 在 IEEE Systems 1996 年第 15 卷第 12 期第 1518-1524jltW"VLSI module placement based onrectangle-packing by the sequence pair」中發現關於基於鬆弛度的塊布置的更多細節。以上兩篇文獻通過參考引入這裡。3D固定輪廓布局本發明的實施例使用序列對陣列以代表塊的位置。對於各層，序列對用來表達這 一層中的塊放置。由於在當前3D IC技術中TSV在尺寸上比正常通路大數倍，所以限制TSV 的最大數目以便使面積使用最小是有益的。因此，本發明的實施例限制各層中的TSV數目 以將可製造性納入考慮之中。以下章節描述3D-F0FP方式的各種方面。3D-F0FP 算法如更早提到的那樣，本發明的實施例使用模擬退火方式並且允許層間和層內塊移 動。在一個實施例中，系統起初將所有塊保持於第一層中並且生成隨機序列對以代表塊的 初始布局。接著，將初始序列對饋送到布局工具中，該布局工具旨在生成不違反固定輪廓約 束和TV界定約束的布局結果。同時，該工具尋求使3D設計的總線長最小。在模擬退火處理期間，塊移動到不同層並且均勻分布於層之中，從而可以滿足各 種目標。為了有助於解的收斂並且滿足固定輪廓約束，擴展基於鬆弛度的移動這一概念以 適用於3D布局。另外，將TSV溢出成本和線長成本併入到成本函數中以滿足TSV約束並且 優化線長。在一個實施例中，有可能具有其中允許將大塊分解成更小塊的第二階段。(本公 開內容將第一階段稱為3D-1而將第二階段稱為3D-2)。更小的塊然後可以移動到連續層中 以嘗試提高布局的成功率並且優化線長。在這一第二階段背後的基本思想在於更小塊具有 更大的移動靈活性。在一個實施例中，將3D-1的結果饋送到3D-2中以進一步優化線長並 且提高滿足固定輪廓約束的成功率。溫度調度在一個實施例中，將初始退火溫度設置成很高的值，例如30，000度。在這一高溫 階段，較差解被接受的概率高。然後，在基數接近1的情況下呈指數減小退火溫度，並且相 應地逐漸減小較差解的接受概率。當退火溫度很接近0度時，接受較差解的概率接近0，並 且3D布局算法表現得類似貪婪算法。在一個實施例中，在SA溫度降至某一冷卻閾值以下 之後，終止3D-1階段並且調用3D-2階段。注意，如果3D-2的初始溫度太高，則系統可能完全地失去在3D-1中獲得的布局結 構，並且系統可能沒有從3D-1的結果中獲益。因此在一個實施例中，在3D-2開始時將退火 溫度提升至與3D-1的初始溫度相比的相對低溫度、然後逐漸減小退火溫度。在圖4中示出 了退火溫度比對時序的繪圖。擾動方法
在SA迭代的各步驟期間，通過更改塊或者成對塊的位置來獲得新的塊布置。在模 擬退火處理的各步驟中使用的擾動方法可以分類如下。(1)隨機擾動這些擾動包括對隨機選擇的塊或者成對塊的層內移動、層間移動、 層內交換和層間交換。在移動期間，塊從一個位置移動到另一位置。另一方面，在交換期間 互換兩個塊的位置。(2)面積平衡擾動在這一擾動中，偏置塊的移動以增加將塊從擁塞層移動到白 空間更多的層的概率。這些移動實現對各層中的白空間的更佳利用。(3)基於鬆弛度的擾動有在這一類別中包括的四類擾動。它們是 層內基於鬆弛 度的移動、層間基於鬆弛度的移動、層內基於鬆弛度的交換和層間基於鬆弛度的交換。鬆弛 度信息用來選擇用於移動或者交換的塊。(4)旋轉和翻轉擾動塊旋轉增加用於壓縮矩形塊的允許幾何組合數目，由此潛 在地增加滿足固定輪廓約束的成功率。另一方面，塊翻轉幫助減小線長。(5)具有半周界線長(HPWL)意識的擾動為了使線長最小，這一擾動將塊移動到 與這一個塊連接的管腳的質心。注意，前述擾動僅為許多可能擾動技術的少數技術。可以引入附加擾動以獲得用 於其它設計約束的改進解。經驗證據表明除了基於鬆弛度的移動和基於鬆弛度的交換之外，在各模擬退火步 驟期間隨機挑選擾動會實現優質結果。另一方面，基於鬆弛度的移動和交換已經示範如下 文說明的明顯SA溫度依賴性。當退火溫度高時，塊的放置可能明顯違反固定輪廓約束。圖 5是在高溫階段的布局結果例子。在初始布局502中，塊G和塊B分別在水平方向上具有最 大和最小鬆弛度。由於最大與最小鬆弛度之差很大，所以直接地將塊B移動到塊G的右邊 (在布局504中示出)具有將關鍵塊的鬆弛度增加寬度B的更佳機會。因此，布局504比 布局502更緊湊和更相符。恰好相反，如果系統進行基於鬆弛度的交換，則關鍵鬆弛度如布 局506中所示僅能被增加與塊B與塊G的寬度差相等的量。與基於鬆弛度的移動相比，基 於鬆弛度的交換具有更少機會在高溫階段改進關鍵鬆弛度。注意「關鍵鬆弛度」指代所有 塊之中的最大負鬆弛度或者最小正鬆弛度。然而，當SA溫度冷卻時，布局變得更緊湊。因而基於鬆弛度的移動變成不利的擾 動方法。如圖6中所示，在初始布局602中，塊的鬆弛度之差不如高SA溫度階段中那麼明 顯。在這一條件之下，基於鬆弛度的移動(在布局604中示出)具有使非關鍵塊的鬆弛度 為負的更高概率並且由此有礙於模擬退火處理的收斂。因此，基於鬆弛度的交換(在布局 606中示出)在低溫階段變成優選擾動方法。一般而言，依賴於溫度的擾動幫助實現質量更 佳的結果。成本函數在一個實施例中，為了處理多個目標，比如面積最小化、線長 最小化以及與縱橫比和TSV界定的相符性，使用以下目標函數COst = a XDArea+3 XDWL+x XDAR+ 8 X Overflow，其中 a、旦、x 禾口 S 是用戶限定的常數。在各迭代步驟開始時，將初始解設置成最後接受的解。Cur Area、CurffL和CurAR 這些項分別表示最後接受的解的面積、線長和縱橫比。注意，布局的縱橫比是包含所有塊的 最小有界框的縱橫比。類似地，PtbArea、PtbWL和PtbAR這些項分別表示擾動的解的面積、線長和縱橫比。此外，BArea、TSVOverflow和TSVBound這些項分別代表塊的面積之和、TSV 的溢出和TSV的上屆。成本函數中的項限定如下DArea = (PtbArea-CurArea)/BArea ；DWL = (PtbffL-CurffL)/CurffL ；DAR = (PtbAR-CurAR)2 ；
Overflow = TSVOverflow/TSVBound,DArea和DAR這些項是佔據更大面積或者違反給定固定輪廓縱橫比的布局結果的 代價。這些項和基於鬆弛度的擾動幫助增強用於滿足固定輪廓約束的成功率。DWL項幫助 布局工具優化線長。此外，Overflow成本可以防止布局結果違反TSV約束。前述成本函數是許多可能成本函數中的僅一個成本函數。成本函數還可以包括比 如與3D結構的熱特性有關的項這樣的附加項以反映不同設計約束。示例布局系統可以將具體實施方式
這一節中描述的方法和過程實施為能夠存儲於如上所述計 算機可讀存儲介質中的代碼和/或數據。當計算機系統讀取和執行計算機可讀存儲介質上 存儲的代碼和/或數據時，計算機系統實現作為數據結構和代碼來實施的並且存儲於計算 機可讀存儲介質內的方法和過程。另外，可以在硬體模塊中包括所述方法和過程。例如，硬體模塊可以包括但不限於 專用集成電路(ASIC)晶片、現場可編程門陣列(FPGA)和現在已知或者將來開發的其它可 編程邏輯器件。當激活硬體模塊時，硬體模塊實現硬體模塊內包括的方法和過程。圖7圖示了根據本發明一個實施例的、用於有助於3D布局的示例計算機系統。計 算機系統702耦合到顯示器713、鍵盤710和指示設備712。計算機系統702包括處理器 704、存儲器706和儲存設備708。儲存設備708存儲用於3D布局應用718的代碼，該應用 又包括擾動模塊720、SA溫度控制模塊722和塊分解模塊714。在操作期間，3D布局應用 718從儲存設備708加載到存儲器706中、然後由處理器704執行。最終結果可以顯示於顯 不器713上。僅出於示例和描述的目的已經呈現對本發明實施例的前文描述。本意並非讓它們 窮舉本發明或者使本發明限於公開的形式。因而，本領域技術人員將清楚許多修改和變化。 此外，本意並非讓上述公開內容限制本發明。本發明的範圍由所附權利要求限定。
權利要求
一種用於有助於三維集成電路(3D IC)布局的計算機執行的方法，所述方法包括接收多個電路塊；接收3D結構的參數集，其中所述參數包括以下參數中的一個或者多個參數管芯面積；最大總線長；在相應層上的直通矽通路(TSV)的最大數目；以及在所述3D結構中的相應層的縱橫比；並且通過優化成本函數來計算跨越所述3D結構中的層的所述電路塊的布局，其中針對給定布局，所述成本函數基於所述電路塊所用的總面積、線長和TSV，各層中的所述電路塊佔據的區域的縱橫比以及由所述電路塊產生的最高溫度。
2.一種用於有助於三維集成電路(3D IC)布局的計算機執行的方法，所述方法包括 接收多個電路塊；在多層管芯結構的至少一層中放置所述塊； 設置隨時間變化的參數的初始值；迭代地進行以下操作直至所述隨時間變化的參數達到預定值 擾動所述塊的當前布置；基於擾動前布置和擾動後布置中的所述塊所需的總管芯面積、總線長、直通矽通路 (TSV)的總數目以及管芯的縱橫比來計算成本函數的值；如果所述成本函數的計算值小於與所述擾動前布置關聯的成本函數值，則接受所述擾 動後塊布置作為當前塊布置；如果所述成本函數的計算值大於或者等於與擾動前布置關聯的成本函數值，則以非零 概率接受所述擾動後塊布置作為當前塊布置，其中該非零概率隨著所述隨時間變化的參數而減小；並且 遞減所述隨時間變化的參數；並且在所述迭代操作之後，產生表明跨越不同層的最終塊布置的結果。
3.根據權利要求2所述的方法，其中擾動所述塊的當前布置包括進行以下操作中的一 個或者多個操作移動至少一個塊； 交換兩個塊； 旋轉至少一個塊；以及 翻轉至少一個塊。
4.根據權利要求3所述的方法，其中以增加的概率進行將塊從擁塞層移動到未用空間 更多的層的擾動。
5.根據權利要求3所述的方法，其中基於在相應層上的管芯區域的界限內一個或者多 個塊的鬆弛度來進行所述擾動。
6.根據權利要求5所述的方法，其中當所述隨時間變化的參數在預定值以上時，優選 基於鬆弛度的塊移動。
7.根據權利要求5所述的方法，其中當所述隨時間變化的參數等於預定值或者在所述 預定值以下時，優選基於鬆弛度的塊交換。
8.根據權利要求2所述的方法，還包括在所述隨時間變化的參數達到預定中間值之 後，將大於預定尺寸的至少一個塊分解成更小塊。
9.根據權利要求8所述的方法，還包括在所述隨時間變化的參數達到所述預定中間值 之後，增加所述隨時間變化的參數，由此允許所述分解的塊經歷附加擾動。
10.根據權利要求2所述的方法，其中接收所述電路塊包括在預先存在的二維(2D)或 者3D布局中接收所述塊。
11.一種存儲代碼的計算機可讀存儲介質，所述代碼在由計算機執行時使所述計算機 實現一種用於有助於三維集成電路(3D IC)布局的方法，所述方法包括接收多個電路塊；接收用於3D結構的參數集，其中所述參數包括以下參數中的一個或者多個參數 管芯面積； 最大總線長；在相應層上的直通矽通路(TSV)的最大數目；以及 在所述3D結構中的相應層的縱橫比；並且通過優化成本函數來計算跨越所述3D結構中的層的所述電路塊的布局，其中針對給 定布局，所述成本函數基於所述電路塊所用的總面積、線長和TSV，各層中的所述電路塊佔 據的區域的縱橫比以及由所述電路塊產生的最高溫度。
12.—種存儲代碼的計算機可讀存儲介質，所述代碼在由計算機執行時使所述計算機 實現一種用於有助於三維集成電路(3D IC)布局的方法，所述方法包括接收多個電路塊；在多層管芯結構的至少一層中放置所述塊； 設置隨時間變化的參數的初始值；迭代地進行以下操作直至所述隨時間變化的參數達到預定值 擾動所述塊的當前布置；基於擾動前布置和擾動後布置中的所述塊所需的總管芯面積、總線長、直通矽通路 (TSV)的總數目以及管芯的縱橫比來計算成本函數的值；如果所述成本函數的計算值小於與所述擾動前布置關聯的成本函數值，則接受所述擾 動後塊布置作為當前塊布置；如果所述成本函數的計算值大於或者等於與擾動前布置關聯的成本函數值，則以非零 概率接受所述擾動後塊布置作為當前塊布置，其中該非零概率隨著所述隨時間變化的參數 而減小；並且遞減所述隨時間變化的參數；並且在所述迭代操作之後，產生表明跨越不同層的最終塊布置的結果。
13.根據權利要求12所述的計算機可讀存儲介質，其中擾動所述塊的當前布置包括進 行以下操作中的一個或者多個操作移動至少一個塊； 交換兩個塊； 旋轉至少一個塊；以及 翻轉至少一個塊。
14.根據權利要求13所述的計算機可讀存儲介質，其中以增加的概率進行將塊從擁塞 層移動到未用空間更多的層的所述擾動。
15.根據權利要求13所述的計算機可讀存儲介質，其中基於在相應層上的管芯區域的 界限內一個或者多個塊的鬆弛度來進行所述擾動。
16.根據權利要求15所述的計算機可讀存儲介質，其中當所述隨時間變化的參數在預 定值以上時，優選基於鬆弛度的塊移動。
17.根據權利要求15所述的計算機可讀存儲介質，其中當所述隨時間變化的參數等於 預定值或者在所述預定值以下時，優選基於鬆弛度的塊交換。
18.根據權利要求12所述的計算機可讀存儲介質，其中所述方法還包括在所述隨時間 變化的參數達到預定中間值之後，將大於預定尺寸的至少一個塊分解成更小塊。
19.根據權利要求18所述的計算機可讀存儲介質，其中所述方法還包括在所述隨時間 變化的參數達到所述預定中間值之後增加所述隨時間變化的參數，由此允許所述分解的塊 經歷附加擾動。
20.根據權利要求12所述的計算機可讀存儲介質，其中接收所述電路塊包括在預先存 在的二維(2D)或者3D布局中接收所述塊。
21.一種用於有助於三維集成電路(3D IC)布局的計算機系統，所述計算機系統包括 處理器；存儲器；接收機制，配置成接收多個電路塊和3D結構的參數集，其中所述參數包括以下參數中 的一個或者多個參數 管芯面積； 最大總線長；在相應層上的直通矽通路(TSV)的最大數目；以及 在所述3D結構中的相應層的縱橫比；以及計算機制，配置成通過優化成本函數來計算跨越所述3D結構中的層的所述電路塊的 布局，其中針對給定布局，所述成本函數基於所述電路塊所用總面積、線長和TSV，各層中的 所述電路塊佔據的區域的縱橫比以及由所述電路塊產生的最高溫度。
22.一種用於有助於三維集成電路(3D IC)布局的計算機系統，所述計算機系統包括 處理器；存儲器；接收機制，配置成接收多個電路塊；初始放置機制，配置成在多層管芯結構的至少一層中放置所述塊； 隨時間變化的參數設置機制，配置成設置隨時間變化的參數的初始值； 迭代機制，配置成迭代地進行以下操作直至所述隨時間變化的參數達到預定值 擾動所述塊的當前布置；基於擾動前布置和擾動後布置中的所述塊所需的總管芯面積、總線長、直通矽通路 (TSV)的總數目以及管芯的縱橫比來計算成本函數的值；如果所述成本函數的計算值小於與所述擾動前布置關聯的成本函數值，則接受所述擾 動後塊布置作為當前塊布置；如果所述成本函數的計算值大於或者等於與擾動前布置關聯的成本函數值，則以非零 概率接受所述擾動後塊布置作為當前塊布置，該非零概率隨著所述隨時間變化的參數而減 小；並且遞減所述隨時間變化的參數；以及結果產生機制，配置成在所述迭代操作之後產生表明跨越不同層的最終塊布置的結果。
23.根據權利要求22所述的計算機系統，其中在擾動所述塊的當前布置之時，所述迭 代機制還被配置成進行以下操作中的一個或者多個操作移動至少一個塊； 交換兩個塊； 旋轉至少一個塊；以及 翻轉至少一個塊。
24.根據權利要求23所述的計算機系統，其中以增加的概率進行將塊從擁塞層移動到 未用空間更多的層的所述擾動。
25.根據權利要求23所述的計算機系統，其中基於在相應層上的管芯區域的界限內一 個或者多個塊的鬆弛度來進行所述擾動。
26.根據權利要求25所述的計算機系統，其中當所述隨時間變化的參數在預定值以上 時，優選基於鬆弛度的塊移動。
27.根據權利要求25所述的計算機系統，其中當所述隨時間變化的參數等於預定值或 者在所述預定值以下時，優選基於鬆弛度的塊交換。
28.根據權利要求22所述的計算機系統，還包括塊分解機制，配置成在所述隨時間變 化的參數達到預定中間值之後，將大於預定尺寸的至少一個塊分解成更小塊。
29.根據權利要求28所述的計算機系統，其中所述隨時間變化的參數設置機制還被配 置成在所述隨時間變化的參數達到所述預定中間值之後增加所述隨時間變化的參數，由此 允許所述分解的塊經歷附加擾動。
30.根據權利要求22所述的計算機系統，其中在接收所述電路塊之時，所述接收機制 被配置成在預先存在的二維(2D)或者3D布局中接收所述塊。
全文摘要
本發明的一個實施例提供一種有助於三維集成電路(3D IC)布局的系統。在操作期間，該系統接收多個電路塊。該系統在多層管芯結構的至少一層中放置塊，並且設置隨時間變化的參數的初始值。該系統然後迭代地擾動塊布置，直至隨時間變化的參數達到預定值。
文檔編號G06F19/00GK101821745SQ200980000250
公開日2010年9月1日 申請日期2009年7月17日 優先權日2008年7月30日
發明者C·C·奇安格, S·辛哈 申請人:新思科技有限公司