一種半並行濾波器及其實現方法

2023-05-13 21:01:21

專利名稱：一種半並行濾波器及其實現方法
技術領域：
本發明涉及一種數字濾波器及其實現方法，特別涉及一種半並行漆波器及 其實現方法。
背景技術：
數字濾波器技術是一種通用技術，目前廣泛應用於通信，消費電子等數字
領域。數字濾波器的數學原理為下列方程式
formula see original document page 51)
其中x(")為濾波器在時間點"時的輸入；Q為濾波器的第t個抽頭係數； 為濾波器輸出；iV為濾波器的階數。 . 半並行濾波器的數學推導如下 將公式(1)分解成公式(2)
formula see original document page 52)
公式(2)表明將iV個數據分解成^7, /個抽頭係數合成一組，共有m組； 每組的累加和再加在一起就是濾波器輸出的結果。
公式(2)中的每個^c;x("-A:)就是一個濾波器單元；目前濾波器單元的數 據衫位多是採用寄存器串行的方式，這樣消耗的資源很多；如果採用片上存儲 器循環移位的話，則每個濾波器單元額外需要一個控制器；該控制器不僅要控 制數據的移位操作，而且還要協調前後級聯濾波器單元的數據移位衝突，控制 器實現起來較為複雜，資源佔用也多。

發明內容
本發明所要解決的技術問題是提供一種控制方式筒單、節省資源、降低成 本的半並行濾波器裝置及其實現方法。
為了解決上述技術問題，本發明採用了如下技術手段 一種半並行濾波器， 用以對級聯數據輸入信號進行數字濾波以產生輸出信號，它包括控制器模塊， 濾波模塊和累加器模塊；所述的濾波模塊由附個濾波器單元相互級聯連接；數 據輸入信號經由控制器模塊輸出的級聯數據，級聯存儲器地址，級聯存儲器使 能，級聯累加器賦值以及級聯累加數據信號輸入濾波模塊的第 一級濾波單元； 濾波模塊輸出的級聯存儲器使能、級聯累加器賦值和級聯累加數據信息通過累 加器模塊進行累加操作後輸出。
進一步的，w的取值滿足/*w=iV，其中，/為每個濾波器單元所包含的抽 頭個數；W為所述半並行濾波器的抽頭總數。 '
所述的濾波器單元包括數據存儲單元，抽頭係數存儲單元，濾波乘累加單元 和延時電路；數據存儲單元接收級聯存儲器地址、級聯存儲器使能和級聯數據 輸入信號，其輸出信號經延時電路延時後作為下級濾波器單元的級聯數據輸入； 抽頭係數存儲單元接收級聯存儲器地址和級聯存儲器使能信號，其輸出信號與 數據存儲單元的輸出信號以及級聯累加數據輸入信號一起經濾波乘累加單元執 行乘累加操作後，作為下級濾波器單元的級聯累加數據輸入；延時電路將級聯 存儲器地址、級聯存儲器使能和級聯累加器賦值信號延時後輸入下級濾波器單 元。
所述的數據存儲單元包含一個選擇器和一個數據隨機存儲器。所述的'選4奪器 的數據輸入為級聯數據輸入和數據隨機存儲器的輸出；選擇條件為級聯存儲器 地址是否為0;當級聯存儲地址為0時，選擇器輸出為級聯數據輸入；當級聯存 儲器地址不為0時，選擇器輸出為數據隨機存儲器輸出。所述數據隨機存儲器 為一隨機訪問存儲器，在存儲器使能信號的控制下，先將級聯存儲器地址對應 的存儲器的存儲內容輸出，然後將選擇器的輸出輸入到級聯存儲器地址對應的 存儲器。
所述抽頭係數存儲單元為 一數據只讀存儲器，該存儲器在存儲器使能信號的 控制下，將級聯存儲器地址對應的存儲器地址的內容輸出。
所述濾波乘累加單元為一個乘累加器，該乘累加器有三個數據輸入口乘法 器輸入A,乘法器輸入B,累加器輸入C，分別對應數據存儲單元(210)的輸 出信號、抽頭係數存儲單元(220)的輸出信號以及級聯累加數據輸入信號。 所述延時電路分級聯信號延時和數據延時。所述級聯信號延時包括第一、第 二和第三延時器，第一延時器接級聯累加器賦值信號，第二延時器接級聯存儲
使能信號，第三延時器接級聯存儲地址；所述數據延時為第四延時器，接數據 隨機存儲器的輸出。
所述的累加器模塊為一帶使能和賦值使能的累加器。當使能信號為有效時， 該累加器對濾波模塊的輸出進行累加操作；當累加器賦值使能信號為有效時， 該累加器將輸入數據直接輸出。
本發明提供的另 一技術方案為一種半並行濾波器實現濾波處理的方法，用以 對輸入信號x(")進行數字濾波以產生輸出信號,該方法具體通過以下步驟實 現.
1) 將濾波器單元中的數據隨機存儲器初始化為零，延時器初始化為零；
2) 控制器模塊的級聯存儲器地址初始化為零，級聯存儲器使能信號初始化 為無效信號，級聯累加器賦值信號初始化為無效信號；
3) 控制器模塊的級聯存儲器地址加1，直到級聯存儲器地址到達(/-1)時， 級聯存儲器地址變為0,如此往復；級聯存儲器使能信號在級聯存儲器地址開始 加1時，變為有效，並一直維持有效狀態；級聯累加器賦值信號在級聯存儲器 地址為0時，級聯累加器賦值信號變為有效，級聯累加器賦值信號在級聯存儲 器地址不為0時，級聯累加器賦值信號變為無效；
4) 若輸入的級聯存儲器地址為0,則濾波器單元的選擇器選擇級聯輸入數據； 否則選擇器選擇數據隨機存儲器輸出數據；
5) 濾波器單元的數據隨機存儲器在存儲器使能信號為有效時，先將級聯存 儲器地址對應的存儲器位置的內容輸出，然後將選擇器的輸出輸入到級聯存儲 器地址對應的存儲器位置；
6) 數據隨機存儲器輸出的數據和抽頭係數存儲單元的輸出一起輸入到濾波 乘累加單元的乘法器輸入口 A和B，濾波乘累加單元完成乘法運算；級聯累加 數據輸入連到濾波乘累加單元的累加器輸入口 C;乘法運算結果再與級聯累加數 據完成累加運算，累加運算結果就為級聯累加數據輸出；
7) 級聯累加器賦值信號通過第一延時器延時一個時鐘周期，級聯存儲器使 能信號通過第二延時器延時一個時鐘周期，級聯存儲器地址通過第三延時器延
時一個時鐘周期，數據隨機存儲器的輸出數據通過第四延時器延時兩個時鐘周
期就是級聯數據輸出；
8) 每個濾波器單元的級聯數據輸入接上一級的濾波器單元的級聯數據輸出； 每個濾波器單元的級聯存儲使能輸入接上一級的濾波器單元的級聯存儲使能輸 出；每個濾波器單元的級聯累加器賦值輸入接上一級的濾波器單元的級聯累加 器賦值輸出；每個濾波器單元的級聯累加數據輸入接上一級的級聯累加數據輸 出；第一級濾波器單元的級聯累加數據輸入永遠為0; '
9) 累加器模塊的級聯累加數據輸入、級聯存儲器使能輸入和級聯累加器賦 值輸入分別接最後一級濾波器單元的級聯累加數據輸出、級聯存儲器使能輸出 和級聯累加器賦值輸出；累加器模塊在級聯累加器賦值為1時，直接輸出累加 器輸入數據；賦值為0時，對級聯累加數據進行累加操作，級聯累加器賦值信 號為有效的最後一個數據為數子濾波輸出結果:K"hl^q而(w-"。
.本發明由於採用了上述的技術方案，使之與現有技術相比，具有以下的優 點和積4 l效果
1. 利用半並行濾波器結構的特點，實現了 /個數據和抽頭係數共享一個乘 累加器，從而極大地減少了乘累加器的使用數量；
2. 通過引入一個選擇器，使用一個具有先讀後寫功能的隨機存儲器，實現 了濾波器的數據移位操作；
3. 通過增加一個2時鐘周期延時器，協調了濾波器單元間的數據移位。


.本發明的半並行濾波器的具體結構及其實現方法由以下的實施例及附圖給出。
圖1為本發明的半並行濾波器的結構示意圖； -圖2為本發明的半並行濾波器濾波單元結構示意圖； 圖3為本發明的半並行濾波器實現方法的流程圖。
具體實施例方式
以下將對本發明的半並行濾波器及其實現方法作進一步的詳細描述。
本發明的半並行濾波器是基於Xilinx公司的XC2V6000晶片實現的，該芯 片具有一系列可編程模塊，通過對這些可編程模塊進行編程配置，從而形成本
發明中的控制器模塊，濾波模塊和累加器模塊。
半並行濾波器裝置的結構及各模塊的連接方式如圖1所示。該裝置共有三 個部分組成控制器模塊100,濾波模塊200和累加器模塊300;其中，濾波模 塊200進一步包括/w個濾波器單元。控制器模塊100接收數據輸入信號後產生 的級聯數據，級聯存儲器地址，級聯存儲器使能信號輸入到第一級濾波器單元； 濾波模塊200輸出的級聯累加數據和級聯累加器賦值輸入到累加器模塊300。
如圖2所示，本發明中的半並行濾波器結構實現了 /個數據和抽頭系.數共享 一個乘累加器；濾波器單元由數據存儲單元210,抽頭係數存儲單元220，濾波 乘累加單元230,延時電路240四部分組成。
數據存儲單元210由一個選擇器211和一個數據隨機存儲器212組成。選擇 器211的數據輸入為級聯新數據和數據隨機存儲器212輸出(舊數據)，並根據 級聯存儲器地址是否為0給出相應的選擇控制信號；當級聯存儲地址為0時， 選擇器211輸出為級聯新數據；當級聯存儲器地址不為0時，選擇器211輸出 為數據隨機存儲器212輸出。
數據隨機存儲器212為一隨機訪問存儲器，該存儲器在存儲器使能信號的控 制下，先將級聯存儲器地址對應的存儲器位置的內容輸出，然後將選擇器211 的輸出輸入到級聯存儲器地址對應的存儲器位置。
延時電路240由兩部分組成，分別是級聯信號延時器(由延時器1~3組成) 和數據延時器(延時器4);級聯信號延時器243、 242、 241對級聯存儲器地址， 級聯存儲器使能信號和級聯累加器賦值信號都延時一個時鐘周期，數據延時器 244則將數據隨機存儲器212的輸出延時兩個時鐘周期。
抽頭係數存儲單元220為一數據只讀存儲器，該存儲器在存儲器使能信號的 控制下，將級聯存儲器地址對應的存儲器位置的內容輸出。
濾波乘累加單元230為一個乘累加器，該乘累加器有三個輸入數據口乘法 器輸入A，用於接收數據隨機存儲器212輸出；乘法器輸入B，用於接收抽頭系 數存儲單元220輸出的抽頭係數；累加器輸入C，用於接收級聯累加數據輸入； 乘法器輸入A和乘法器輸入B的數據相乘的結果，與累加器輸入C相加，就得 到了濾波乘累加單元230的輸出，即級聯累加數據輸出。
累加器模塊300為一帶使能和賦值使能的累加器，當累加器使能信號為有效 時，該累加器對濾波模塊200的輸出進行累加搡作；當累加器賦值使能信號為 有效時，該累加器將輸入數據直接輸出。
如圖3所示，採用上述半並行濾波器進行濾波處理的方法通過以下步驟實
現
1) 將濾波器單元中的數據隨機存儲器初始化為零(Sla),延時器初始化為 零(Slb);
2) 控制器模塊的級聯存儲器地址初始化為零(S2a),級聯存儲器使能信號 初始化為0 (S2b),級聯累加器賦值信號初始化為0 (S2c);
3) 控制器模塊的級聯存儲器地址加1,直到級聯存儲器地址到達(/-1)時， 級聯存儲器地址變為O,如此往復(S3a);級聯存儲器使能信號在級聯存儲器地 址開始加l時，變為l,並一直維持l(S3b);級聯累加器賦值信號在級聯存儲 器地址為0時，級聯累加器賦值信號變為1,級聯累加器賦值信號在級聯存儲器 地址不為0時，級^:累加器賦值信號變為0 (S3c);
4) 若輸入的級聯存儲器地址為0，則濾波器單元的選擇器選擇級聯輸入數據； 否則選擇器選擇數據隨機存儲器輸出數據(S4);
5) 濾波器單元的數據隨機存儲器在存儲器使能信號為1時，先將級聯存儲 器地址對應的存儲器位置的內容輸出，然後將選擇器的輸出輸入到級聯存儲器 地址對應的存儲器位置(S5);
6 )數據隨機存儲器輸出的數據和抽頭係數存儲單元的輸出一起輸A:到濾波
乘累加單元的乘法器輸入口 A和B，乘累加器完成乘法運算；級聯累加數據輸 入連到濾波乘累加單元的累加輸入口 C;乘法運算結果再與級聯累加數據完成累 加運算，累加運算結果就為級聯累加數據輸出(S6);
7) 級聯存儲器使能信號通過延時器3延時一個時鐘周期，級聯存儲地址通 過延時器2延時一個時鐘周期，級聯累加器賦值信號通過延時器1延時一個時 鍾周期，數據隨機存儲器的輸出數據通過延時器4延時兩個時鐘周期就是級聯 數據輸出(S7);
8) 每個濾波器單元的級聯數據輸入接上一級濾波器單元的級聯數據輸出；
每個濾波器單元的級聯存儲使能輸入接上一級濾波器單元的級聯存儲使能輸
出；每個濾波器單元的級聯累加器賦值輸入接上一級濾波器單元的級聯累加器 賦值輸出；每個濾波器單元的級聯累加數據輸入接上一級濾波器單元的級聯累 加數據輸出(S8);第一級濾波器單元的級聯累加數據輸入永遠為0;
9)累加器模塊的級聯累加數據輸入接最後一級濾波器單元的級聯累加數據 輸出；累加器模塊的級聯存儲器使能輸入接最後一級濾波器單元的級聯存儲器 使能輸出；累加器模塊的級聯累加器賦值輸入接最後一級濾波器單元的級聯累 加器賦值輸出；累加器模塊在級聯累加器賦值為1時，直接輸出累加器輸入數 據；在級聯累加器賦值為0時，對級聯累加數據進行累加操作(S9a);級聯累 加器賦值信號為有效(即為1)的最後一個數據為數據濾波輸出結果(S9b);從 而完成數濾波運算，即實現;;(")=|12<^、,("-fc)。 -
綜上所述，採用本發明的半並行濾波器及其實現方法，通過採用乘累加的復 用，可以大大降低使用資源，控制方式相對簡單。
權利要求
1、一種半並行濾波器，用以對級聯數據輸入信號進行數字濾波以產生輸出信號，其特徵在於所述的濾波器包括控制器模塊(100)，濾波模塊(200)和累加器模塊(300)；其中所述的濾波模塊(200)由m個濾波器單元相互級聯而成；數據輸入信號經由控制器模塊(100)輸出的級聯數據、級聯存儲器地址、級聯存儲器使能、級聯累加器賦值以及級聯累加數據信號輸入到濾波模塊(200)的第一級濾波器單元；濾波模塊(200)輸出的級聯存儲器使能、級聯累加器賦值和級聯累加數據信號通過累加器模塊(300)進行累加操作後輸出。
2、 如權利要求1所述的半並行濾波器，其特徵在於m的取值滿足其中，/為每個濾波器單元所包含的抽頭個數；iV為所述半並行濾波器的抽頭總數。
3、 如權利要求1所述的半並行濾波器，其特徵在於所述的濾波器單元包 括悽t據存儲單元(210),抽頭係數存儲單元(220)，濾波乘累加單元(230)和 延時電路(240);數據存儲單元(210)接收級聯存儲器地址、級聯存儲器使能 和級聯數據輸入信號，其輸出信號經延時電路(240)延時後作為下級濾波器單 元的級聯數據輸入；抽頭係數存儲單元(220)接收級聯存儲器地址和級聯存儲 器使能信號，其輸出信號與數據存儲單元(210)的輸出信號以及級聯累加數據 輸入信號一起經濾波乘累加單元(230)執行乘累加操作後，作為下級濾波器單 元的級聯累加數據輸入；延時電路(240)將級聯存儲器地址、級聯存儲器使能 和級聯累加器賦值信號延時後輸入下級濾波器單元。
4、 如權利要求3所述的半並行濾波器，其特徵在於所述的數據存儲單元 (210)包含一個選擇器(211 )和一個數據隨機存儲器(212 );所述選擇器(211 )的數據輸入為級聯數據輸入和數據隨機存儲器(212)的輸出；選擇條件為級聯 存儲器地址是否為0;當級聯存儲器地址為0時，選擇器(211 )輸出為級聯數 據輸入；當級聯存儲器地址不為0時，選擇器(211)輸出為數據隨機存儲器輸 出。
5、 如權利要求4所述的半並行濾波器，其特徵在於所述數據隨機存儲器(212)為一隨機訪問存儲器，在存儲器使能信號的控制下，先將級聯存儲器地 址對應的存儲器的存儲內容輸出，然後將選擇器(211)的輸出輸入到級聯存儲 器地址對應的存儲器。
6、 如權利要求3所述的半並行濾波器，其特徵在於所述抽頭係數存儲單 元(220)為一數據只讀存儲器，該存儲器在存儲器使能信號的控制下，將級聯 存儲器地址對應的存儲器地址的內容輸出。 -
7、 如權利要求3所述的半並行濾波器，其特徵在於所述濾波乘累加單元 (230)為一個乘累加器，該乘累加器有三個數據輸入口乘法器輸入A、乘法器輸入B、累加器輸入C，分別對應數據存儲單元(210)的輸出信號、抽頭系 數存儲單元(220)的輸出信號以及級聯累加數據輸入信號。 '
8、 如權利要求3所述的半並行濾波器，其特徵在於所述延時電路(240) 包括作為信號延時的第一、第二和第三延時器(241、 242和243),以及作為數 據延時的第四延時器(244);第一延時器(241)接級聯累加器賦值信號，第二 延時器(242)接級聯存儲器使能信號，第三延時器(243)接級聯存儲器地址 信號；第四延時器(244)接數據存儲單元(210)的輸出。
9、 如權利要求1所迷的半並行濾波器，其特徵在於所述的累加器模塊(300 ) 為 一 帶使能和賦值使能的累加器。
10、 如權利要求9所述的半並行濾波器，其特徵在於所述的累加器模塊 (300)，當使能信號為有效時，該累加器對濾波模塊(200)的輸出進tf累加操作；當累加器賦值使能信號為有效時，該累加器將輸入數據直接輸出。
11、 一種採用如權利要求3所述的半並行濾波器實現濾波處理的方法，用以對輸入信號;c(/7)進行數字濾波以產生輸出信號y("),其特徵在於，該方法通過以 下步驟實現(1 )將濾波器單元中的數據隨機存儲器(212 )初始化為零，延時器(241 244 ) 初始4匕為零；(2) 控制器模塊(100)的級聯存儲器地址初始化為零，級聯存儲器使能信 號初始化為無效信號，級聯累加器賦值信號初始化為無效信號；(3) 控制器模塊(100》的級聯存儲器地址加1，直到級聯存儲器地址到達 (Z-l)時，級聯存儲器地址變為O，如此往復；級聯存儲器使能信號在級聯存儲 器地址開始加1時，變為有效，並一直維持有效狀態；級聯累加器賦值信號在 級聯存儲器地址為0時變為有效，級聯累加器賦值信號在級聯存儲器地址不為0 時變為無效；(4) 若輸入的級聯存儲器地址為0,則濾波器單元的選擇器(211)選擇級 聯輸入數據；否則選擇器(211)選擇數據隨機存儲器輸出數據；(5) 濾波器單元的數據隨機存儲器(212)在存儲器使能信號為有效時，先 將級聯存儲器地址對應的存儲器位置的內容輸出，然後將選擇器(211)的輸出 輸入到級聯存儲器地址對應的存儲器位置；(6) 數據隨機存儲器(212)輸出的數據和抽頭系lt存儲單元(220)的輸 出一起輸入到濾波乘累加單元(230)的乘法器輸入口 A和B,濾波乘累加單元(230)完成乘法運算；級聯累加數據輸入連到濾波乘累加單元(230)的累加 器輸入口 C;乘法運算結果再與級聯累加數據完成累加運算，累加運算結.果就為 級聯累加數據輸出；(7) 級聯累加器賦值信號通過第一延時器(241)延時一個時鐘周期，級聯 存儲器使能信號通過第二延時器(242)延時一個時鐘周期，級聯存儲器地址信 號通過第三延時器(243)延時一個時鐘周期，數據隨機存儲器的輸出數據通過 第四延時器(244)延時兩個時鐘周期就是級聯數據輸出；(8 )每個濾波器單元的級聯數據輸入接上一級濾波器單元的級聯數據輸出； 每個濾波器單元的級聯存儲器使能輸入接上一級濾波器單元的級聯存儲器使能 輸出；每個濾波器單元的級聯累加器賦值輸入接上一級濾波器單元的級聯累加 器賦值輸出；每個濾波器單元的級聯累加數據輸入接上一級濾波器單元的級聯 累加數據輸出；第一級濾波器單元的級聯累加數據輸入永遠為0;(9)累加器模塊(300)的級聯累加數據輸入接最後一級濾波器單元的級聯 累加數據輸出；累加器模塊(300)的級聯存儲器使能輸入接最後一級濾波器單 元的級聯存儲器使能輸出；累加器模塊(300)的級聯累加器賦值輸入接最後一 級濾波器單元的級聯累加器賦值輸出；累加器模塊(300)在級聯累加器賦值為 1時，直接輸出累加器輸入數據；累加器模塊(300)在級聯累加器賦值為0時， 對級聯累加數據進行累加操作，級聯累加器賦值信號為有效的最後一個數據為formula see original document page 4數字濾波輸出結果興^ =乞2 - Q 。
全文摘要
本發明提供了一種半並行濾波器及其實現方法。所述半並行濾波器由控制器模塊，濾波模塊，累加器模塊三部分組成。所述濾波模塊由m個濾波器單元級聯而成，即將抽頭個數分成m個部分，每個部分有l個抽頭，l個抽頭共用一個乘累加器，從而減少了資源的使用。濾波器單元的數據移位採用片上存儲器循環移位實現，不僅減低了成本，而且本發明提供的控制方式也解決了片上存儲控制難的問題。
文檔編號H03H17/02GK101174822SQ20071004582
公開日2008年5月7日 申請日期2007年9月11日 優先權日2007年9月11日
發明者劉才勇 申請人:上海廣電(集團)有限公司中央研究院