高速緩存線存儲器及其方法
2023-05-16 20:34:41
專利名稱：高速緩存線存儲器及其方法
技術領域：
本發明通常涉及集成電路存儲器，更具體而言，涉及具有串行數據和高速緩存線突發(burst)模式的動態隨機存取存儲器(DRAM)。
背景技術：
DRAM集成電路是本領域所熟知的存儲器類型，它依賴電容器來存儲用於表示兩個邏輯狀態的電荷。DRAM集成電路例如被用作為個人計算機和工作站的存儲器模塊。
一般而言，在系統中具有更少的存儲器設備已成為趨勢。通過使用更寬總線(例如，32位寬的總線)，存儲器設備試圖實現更高的帶寬，以適應更快的處理器。然而，為獲得更高帶寬而時鐘驅動更寬總線會增大功耗，導致系統出現切換噪聲問題。
因此，需要一種既能夠提供更高帶寬、又不會增大存儲器設備功耗並且不導致由噪聲引起的嚴重問題的DRAM。
以下，通過結合如下附圖對本發明優選實施例的詳細描述，本領域技術人員將能夠清楚地理解本發明的上述及其他更具體的目標和優點，其中圖1以框圖形式表示根據本發明的集成電路存儲器；圖2以框圖形式表示圖1的收發器；圖3以框圖形式表示圖1所示存儲器的模式寄存器；圖4以框圖形式表示用於圖1所示存儲器的串行地址包結構；圖5以框圖形式表示用於圖1所示存儲器的串行數據包結構；以及圖6以框圖形式表示具有圖1所示存儲器的存儲器系統。
具體實施例方式
一般而言，在一個實施例中，本發明提供了一種存儲器，所述存儲器具有多個存儲器單元；串行接收器，用於接收低電壓高頻差分地址和數據信號；和串行發送器，用於發送高頻低電壓差分地址和數據信號。出於描述所示實施例的目的，串行信號的高頻意味著高於大約2吉位/秒。此外，低電壓差分信號具有約200至300毫伏(mV)的電壓擺動。
發送和接收串行地址和數據信號允許相對用於提供並行地址和數據信號的存儲器而言以更低的功耗高速運行。此外，可大幅縮減在封裝集成電路上的引腳數量。
在另一實施例中，存儲器可工作在兩個不同模式的其中一個中。在普通模式中，根據本發明的DRAM以類似於任何傳統DRAM的方式運行。在高速緩存線模式中，DRAM使用擴展模式寄存器位欄位來控制高速緩存線寬。可對高速緩存線寬進行設置，以便在一個突發中從單個地址寫入或讀取全部高速緩存線。當工作在高速緩存線模式中時，完全隱藏的刷新模式允許對存儲器單元的及時刷新。在擴展模式寄存器中保留有用戶可編程位欄位，以便存儲在刷新操作之間的最大可允許時間段。通過在多個組或存儲單元組中交織，將數據存儲在存儲器陣列中。在隱藏刷新操作模式期間，對某一半組(half-bank)正進行訪問，而同時對另一半組正進行刷新。在另一實施例中，對存儲器單元的每個組提供刷新計數器。基於刷新計數器與時鐘計數器的比較，生成就緒/保持信號。就緒/保持信號用於向處理器通知將停止數據傳輸，以在刷新計數器表示至少其中一個存儲器單元組已到達臨界時間段時允許刷新操作，使得必須啟動普通刷新以保持數據完整性。臨界時間段可為停留在刷新周期中的最大時間。為提供更好的系統可靠性，對於在接收/發送的信息未通過奇偶(parity)型校驗檢查時的情形，提供「壞Rx數據」信號。
在另一實施例中，可將兩個或多個集成電路存儲器連結在一起，以提供高速低功耗存儲器系統。
圖1以框圖形式表示根據本發明實施例的集成電路存儲器10。存儲器10包括存儲器陣列12、命令解碼器40、地址緩衝器42、控制信號發生器44、模式寄存器46、突發計數器48、數據控制和鎖存電路50、讀取數據緩衝器52、寫入數據緩衝器54、收發器56、時鐘計數器58、刷新計數器60、62、64和66、以及就緒控制和緩衝器68。存儲器陣列12包括存儲器陣列或組14、16、18和20，行解碼器22、24、26和28，以及列解碼器30、32、34和36。
存儲器陣列12是在位線和字線(未示出)的交叉點處連接的存儲器單元的陣列。可將存儲器單元組織成多個存儲器單元組，例如存儲器組14、16、18和20。行和列解碼器與存儲器組14、16、18和20的每個相關聯，用於響應接收地址而選擇存儲器單元。例如，行解碼器22和列解碼器30用於選擇存儲器組14中的一個或多個存儲器單元。注意，在所示實施例中，存儲器單元是具有電容器和存取電晶體的傳統動態隨機存儲存儲器(DRAM)。電容器用於存儲表示所存儲邏輯狀態的電荷。存取電晶體用於在訪問存儲器單元時響應所選字線將電容器與位線相連接。在其他實施例中，存儲器陣列12可包括其他存儲器單元類型，為保持所存儲的邏輯狀態，其可以或不必定期刷新。
使用雙線高速(大於2吉位/秒)低電壓差分(200-300mV擺動)地址信號，採用信息包的形式，將地址信息串行提供給存儲器10。地址包包括包頭和地址位，以及其他總線協議部分。地址包80如圖4所示，後面將對其進行描述。在收發器56的輸入端處，提供差分地址信號CA/CA*。注意，信號名稱後面的星號(*)表示該信號是具有同樣名稱但缺少星號的信號的邏輯互補。後面將更詳細地描述收發器56。經解碼後，輸入地址包收發器56向地址緩衝器42和命令解碼器40提供地址和包頭信息。命令解碼器40接收的包頭信息例如包括讀取和寫入指令，以及用於確定存儲器10是否要在高速緩存線模式或普通模式中工作的控制位，這還將在後面進行更詳細的描述。地址包的其餘部分被提供給地址緩衝器42。地址緩衝器42的輸出端與模式寄存器46連接。將源於地址包的包頭信息存儲在模式寄存器46和命令解碼器40中。然後，通常將地址部分提供給行和列解碼器。
模式寄存器46的輸出端向突發計數器48和控制信號發生器44的輸入端提供標記為「MODE」的模式信號。突發計數器48的輸出端與讀取數據緩衝器52和寫入數據緩衝器54連接。來自控制信號發生器44的控制信號被提供給數據控制和鎖存電路50、行解碼器22、24、26和28、列解碼器30、32、34和36、時鐘計數器58和刷新計數器60、62、64和66的輸入。列解碼器30、32、34和36與數據控制和鎖存電路50雙向連接。讀取緩衝器52具有與數據控制和鎖存電路50連接的輸入，和與收發器56連接的輸出。寫入數據緩衝器54具有與收發器56連接的輸入，和與數據控制和鎖存電路50連接的輸出。收發器56包括用於提供/接收標記為「TxDQ/TxDQ*」、「RxDQ/RxDQ*」、「TxDQ CHAIN/TxDQ CHAIN*」、「RxDQ CHAIN/RxDQ CHAIN*」和「CA CHAIN/CA CHAIN*」的差分數據信號的終端。此外，收發器56接收標記為「REF CLK」的參考時鐘信號，並作為響應，提供標記為「Tx CLK」的內部時鐘信號。為允許存儲器系統在單個時鐘域上操作，收發器56使用彈性緩衝器，彈性緩衝器確保離開接收路徑的數據穿越發送器時鐘域(Tx CLK)，該發送器時鐘域是存儲器系統其餘部分所使用的時鐘域。此外，收發器56提供標記為「壞Rx數據」的信號，後面將對此進行描述。
存儲器10被流水線化，且對其操作使用高速差分時鐘信號進行定時。時鐘計數器58是存取周期計數器，具有用於接收Tx CLK的輸入和與就緒控制和緩衝器68相連的輸出。每個行解碼器22、24、26和28分別與刷新計數器66、64、62和60連接，以接收刷新地址。此外，每個刷新計數器60、62、64和66從控制信號發生器44接收用於指示要在何時刷新存儲器單元陣列14、16、18和20的控制信號。就緒控制和緩衝器電路68被連接以接收來自時鐘計數器58和每個刷新計數器60、62、64和66的值。作為響應，就緒控制電路68向處理器(未示出)輸出標記為「就緒/保持」的控制信號。注意，將對與存儲器10相連接的處理器配置以用於存儲模式寄存器控制位的寄存器，該模式寄存器控制位用於對存儲器10進行配置。
在操作中，向收發器56的雙線輸入端串行提供差分地址信號CA/CA*。收發器56將包含地址和控制數據的信息包80(如圖4)解碼並且並行化。如果在包80中檢測到差錯，則聲明「壞Rx數據」信號，以提醒處理器重發該地址。經由收發器解碼和並行化後，將包頭和地址信息提供給命令解碼器40和地址緩衝器42的輸入。根據由地址包80的控制位84所確定的訪問是讀取訪問還是寫入訪問，向收發器56提供差分數據信號RxDQ/RxDQ*以及由收發器56提供TxDQ/TxDQ*。對於寫入數據，將包90(圖5)接收、解碼和並行化。解碼和並行化按照類似於處理地址包的方式進行。從陣列12接收的數據被編碼，由收發器56計算FCS(幀校驗序列)位。將所得到的包驅動到TxDQ輸出上。或者，可在與RxDQ/RxDQ*相同的雙線終端上，提供或接收串行地址和數據包，可選地，消除對包含有存儲器10的封裝存儲器設備上四個引腳(CA/CA*和CA CHAIN/CACHAIN*)的需要。在一個實施例中，可通過指定在模式寄存器46中的寄存器位以對復用的串行差分地址和數據重新配置串行地址或串行數據，來實現該配置。數據和地址包將基於時隙被提供到雙線終端。該配置將允許與CA/CA*和CA CHAIN/CA CHAIN*相關聯的地址總線掉電。地址和數據的這種復用將會以附加時延為代價來降低功耗。將「DC地址」提供給地址緩衝器42的第二輸入端。當在存儲器模塊中將多個集成電路存儲器10連結在一起時，「DC地址」用於識別出正訪問哪個存儲器集成電路，以及啟用用於訪問的存儲器，這在以後會參照圖6進行描述。地址信號包頭信息的一個位確定存儲器工作在普通模式還是高速緩存線模式中。在另一實施例中，在模式寄存器中的位確定存儲器要在普通模式還是高速緩存線模式中工作。
當存儲器10工作在高速緩存線模式中時，單個地址用於通過串行DQ端或引腳讀取或寫入全部高速緩存線。當存儲器10工作在普通模式中時，單個地址用於訪問一個位置，並以傳統突髮長度(例如，8位或16位突發)開始訪問。對於串行操作，更長的突發更為有效。通過設置如圖4所示包頭控制位84中的控制位，選擇用於高速緩存線的突髮長度和普通突髮長度。在模式寄存器設置期間，串行地址信號CA/CA*被從地址緩衝器傳遞到模式寄存器46。根據來自地址包的控制位84和取代地址信息而提供的操作碼，包括用於選擇高速緩存線突髮長度的位，設置模式寄存器46。在一個實施例中，將高速緩存線的長度設置在模式寄存器46的擴展模式寄存器70(圖3)中。以後將更詳細地描述擴展模式寄存器70。提供模式信號「模式」，以便設置突發計數器48中的位數。另外，將「模式」信號提供給控制信號發生器44。控制信號發生器44提供信號「控制信號」，以便根據「模式」信號控制行解碼器22、24、26和28、列解碼器30，32，34和36、刷新計數器60、62、64和66、時鐘計數器58和數據控制和鎖存電路50的操作。地址緩衝器42提供地址信號「行地址」和「列地址」。「行地址」信號和「列地址」信號選擇在存儲器單元陣列中的位置，以便基於操作模式開始高速緩存線突發或普通突發。
在高速緩存線突發期間，在所選組的兩個存儲器子組(例如，兩個相等部分)或存儲器單元組14的半個陣列(array halve)15和17之間，將突發數據進行交織。在所選組內將數據進行交織，以在正突發傳輸數據時允許在不進行存取的半個陣列(array half)中進行刷新操作。例如，如果在高速緩存線讀取操作中正從陣列14對高速緩存線進行突發傳輸，則交替地從組14的子組15和17突發傳輸被讀取以填充高速緩存線的數據。具體而言，在256位高速緩存線突發的情形中，從子陣列15突發傳輸128位，從子陣列17突發傳輸128位。通過數據控制和鎖存電路50，將數據提供到存儲器陣列12的外部。數據控制和鎖存電路50提供定時，此外，在將數據提供給讀取數據緩衝器52之前提供地址解碼。讀取數據緩衝器52將數據提供給收發器56。在對數據進行編碼和串行化處理之後，收發器56提供串行差分數據包，以便從存儲器10輸出。同樣，收發器56對輸入數據進行處理，並將並行化的數據傳遞到寫入數據緩衝器54。通過收發器56，利用如圖5所示格式，串行輸入或輸出數據包。
存儲器10提供使用全自動隱藏刷新或傳統刷新的選項。使用擴展模式寄存器的一個位來選擇在高速緩存線模式期間是否啟用自動隱藏刷新選項。或者使用普通刷新模式。在所示實施例中，當存儲器10處在高速緩存線模式中時，僅隱藏刷新可用作選項。在隱藏刷新模式中，當在另一組中進行高速緩存線突發傳輸時，刷新存儲器單元的其它一個或多個組。此外，可在當前未被讀取或寫入的半組上實現刷新。半個組的使用降低或消除了出現組不能被刷新的數據模式的可能性。在某些或所有其他組未用的其他模式中，隱藏刷新能夠不受妨礙地繼續。換而言之，通過在對另半個組進行讀取或寫入時刷新某一半個組，來實現隱藏刷新。
在DRAM中，從存儲器單元電容器洩漏的電荷，以及FET(場效應電晶體)結洩漏，隨溫度發生變化。因此，當溫度升高時，就需要更加頻繁地刷新存儲器單元。通過在擴展模式寄存器70的位欄位76中設置完全刷新的最大時鐘數(記為RMC(刷新最大時鐘))，可從製造商所指定的刷新率改變存儲器10的刷新率。要設置在位欄位76中的值可通過顯示出刷新率隨溫度和電壓變化的圖表來確定。存儲器製造商應提供允許調節刷新率的圖表。
與存儲器10相關的處理器將登記完全刷新的最大時鐘周期數，並在擴展模式寄存器設置時將該信息傳遞到寄存器。這提供了以對於具體溫度和電壓而言最優的刷新率對存儲器進行刷新的優點。而且，這允許僅以必要的頻繁程度刷新存儲器，以便在具體溫度下提供可靠的數據存儲。此外，與使用基於最差情形中溫度、電壓，和根據最大刷新時間封裝的部件的工藝變化的固定的更高刷新頻率的存儲器相比，更少的刷新周期將降低存儲器的功耗。
可選地，提供記為「就緒/保持」的就緒/保持信號，以停止處理器讀取/寫入，以便在數據管理較差以及刷新頻率有餘量的情況下，允許進行正常的自刷新。在對應於存儲器陣列12的組20、18、16和14的刷新計數器60、62、64和66中，對關於每個組的刷新操作進行了計數。例如，通過行解碼器22將存儲器單元陣列14與刷新計數器66相連。刷新計數器60、62、64和66對刷新操作數量進行計數，並向其各自存儲器單元陣列20、18、16和14提供刷新地址。將字線計數器初始化在組中的最大地址處，並向最低地址倒計數。將時鐘計數器初始化至RMC值。在就緒控制和緩衝器68中使用比較器將刷新計數器60、62、64和66中的值與時鐘計數器58的值進行比較。將用於完成在每個組中刷新更新操作的剩餘周期數與在時鐘計數器58中完成用於「就緒/保持」信號控制的刷新所需的時鐘數進行比較。如果任何刷新計數器60、62、64和66用於完成刷新所剩餘的計數值等於或者可選地接近由存儲在位欄位76中的RMC值初始化的計數器上的時鐘計數，則聲明「就緒/保持」信號，從而停止處理器讀取或寫入操作，以便允許在完成時鐘計數器58的計數之前完成刷新操作。在完成時鐘計數時將時鐘計數器58和刷新計數器都重置到起始條件。
圖2以框圖形式表示圖1所示存儲器的收發器。收發器56包括接收路徑107和發送路徑109。接收路徑107包括接收器放大器110、自適應均衡器112、解串器和時鐘恢復器114、解碼器116、解嵌器118和接收器鎖相環(PLL)120。發送路徑109包括發送器放大器122、串行器124、編碼器126、嵌入器128和發送器PLL130。
串行互連的使用提供了集成電路具有相對較低引腳數的優點。而且，串行互連的使用，能夠提供與具有並行互聯的集成電路相比具有相對更低功耗的集成電路。然而，使用串行高速數據鏈路或互連至少需要某些信號處理和系統開銷，以確保數據的可靠傳輸。根據一個實施例，在物理層接口處定義源同步高速串行鏈路，即，電子接口和存儲器到存儲器控制器鏈路協議。串行鏈路使用信息包、帶內控制符號和編碼數據向接收鏈路方提供信息。信息可包括，例如，信息包的開始和結束位、特定控制符號、循環冗餘校驗、存儲器地址和存儲器數據。使用開放式系統接口(OSI)術語，鏈路使用物理編碼子層(PCS)和物理介質連接(PMA)子層，以便在鏈路的發送端在串行位流中放入信息包，以及用於在鏈路的接收端提取位流。PCS使用數據編碼對數據進行編碼和解碼，以便在鏈路上進行發送和接收。發送編碼的一個示例是在光纖信道(X3.230)中和千兆乙太網(IEEE802.3z)中定義的8b/10b編碼器/解碼器，其中，將數據的每個字節轉換成10位DC平衡流(1和0的數量均等)，且其連續1或0的最大數量為5。代碼的冗餘用於確保每個10位流具有「足夠」信號轉變，以允許時鐘恢復，以及使得具有六個1和四個0的代碼跟隨有具有六個0和四個1的代碼，反之亦然。為此，每個8位組具有對其進行表示的兩個10位代碼組。其中一個10位代碼組用於均衡1比0更多的「運行不一致(running disparity)」，另一個用於具有比1更多的0時的運行不一致的情形。剩餘10位代碼組中選擇的少數組用為控制/命令代碼，其餘的被檢測為無效代碼，如果檢測到無效代碼，應表示出現傳輸錯誤。在10位代碼組(0011111XXX和1100000XXX)內稱為逗點字符的特殊7位模式僅出現在少數命令代碼中，用於啟用時鐘同步和字對齊。PCS還可用於在編碼側的添加空閒序列、符號對齊，以及在接收側的數據重建和字對齊。PMA子層對10位代碼組進行串行化和解串行化。PMA子層還可用於時鐘恢復和接收位流對於10位代碼組邊界的對齊。
根據本發明的存儲器系統使用差分電流操縱驅動器，其類似於在其他高速串行接口(如IEEE 802.3 XAUI定義接口和10吉/秒乙太網接口)中所用的差分電流操縱驅動器。由於根據本發明的一個實施例的接口主要用於晶片到晶片連接，使用較低的峰-峰電壓擺動，以便使收發器56所用總功率相對較低。
收發器56包括用於接收和解碼來自物理介質的地址、數據和控制符號的接收路徑107，和用於對去往物理介質的地址、數據和控制符號進行編碼和發送的發送路徑109。接收路徑使用AC耦合，以確保在使用不同物理配置和/或不同技術的驅動器和接收器之間的互操作性。接收放大器110檢測在單片(on-chip)源端阻抗上的差分信號。接收放大器110的輸出被提供給自適應均衡器112。自適應均衡器112補償物理介質對接收信號所導致的失真。均衡之後，解串器和時鐘恢復114的時鐘恢復模塊得到串行數據，使用數據轉變生成時鐘。定時參考(例如，鎖相環)得到更低頻率的參考時鐘REFCLK，並生成由接收信號轉變所確定的頻率的更高頻時鐘Rx CLK。然後，可將接收器恢復的時鐘用作為在接收路徑107中剩餘功能的定時參考。自適應均衡器112的輸出被提供給解串器和時鐘恢復114。該模塊執行對接收信號的串行到並行轉換。在此，接收器信號仍是編碼的。解碼器116執行信號解碼。在8b/10b編碼信號的情形中，將離開解串器114的每個10位代碼組解碼成8位數據代碼組(存儲器地址或存儲器數據)或控制符號。解碼器116具有模式檢測器，用於在接收流上搜索通用模式，並使用其將數據流字邊界與時鐘信號RxCLK同步。將地址、數據和控制符號字提供給解嵌器118。解嵌器118使用彈性緩衝器以允許從接收器時鐘域到存儲器時鐘域(TxCLK)的通信。解嵌器118生成適當的控制響應，將數據和地址分組成所需總線寬度。然後，這些信號離開收發器56到達寫入數據緩衝器54、命令解碼器緩衝器40和地址緩衝器42。當檢測到無效代碼或如果檢測到幀校驗序列，激活收發器「壞Rx數據」信號，提醒發送處理器重發數據。幀校驗序列(FCS)如圖4和5所示，是信息包中使用循環冗餘校驗(CRC)檢測傳輸錯誤的欄位。使用數學算法產生校驗和，並將其添加到信息包。CRC的值是基於消息的內容。收發器56重新計算接收信息包的CRC，並將其與附加CRC進行比較。如果值相匹配，則認定該消息無差錯。
收發器56的發送路徑109具有其自身的時鐘發生器模塊130。發送器PLL 130基本為獲得參考時鐘REF CLK並生成更高頻率的時鐘信號Tx CLK的時鐘乘法器。然後，能夠將發送器時鐘Tx CLK用作為用於在發送路徑中其餘功能的定時參考，並為存儲器10中的其餘模塊所使用。地址、數據和控制符號字嵌入器128從地址緩衝器42、讀取數據緩衝器52、命令解碼緩衝器40接收其輸入，並從信息包接收控制信息。編碼器126根據所用適當編碼方法將要發送的流編碼，並且包含CRC編碼以允許在接收時對信息包進行準確性確定。在8b/10b編碼器的情形中，編碼器126將8位組的每個組編碼成保持確保DC平衡的運行不一致的適當10位代碼組。編碼器的輸出被提供給串行器124。串行器124對發送數據流執行並行到串行轉換。然後，將串行化數據流提供給發送放大器122。在一個實施例中，可將發送放大器122實現為差分電流操縱驅動器。
圖3以框圖形式表示圖1所示存儲器10的模式寄存器46的擴展模式寄存器10。擴展模式寄存器10具有標記為「CLW(高速緩存線寬)」的位欄位72，用於選擇高速緩存線寬操作模式，以及選擇要在單個突發期間從存儲器10讀取或寫入到存儲器10的數據的寬度。例如，在所示實施例中，使用兩位來選擇三個不同寬度的其中一個。在位欄位72中的
值可表示選擇高速緩存線模式，且其具有128位的突髮長度。此外，在位欄位72中的
值可表示選擇高速緩存線模式，且其具有256位的突髮長度。同樣，在位欄位72中的[1，0]值可表示選擇高速緩存線模式，且其具有512位的突髮長度。為在普通模式中使用存儲器10，位欄位72可具有[1，1]值。本領域技術人員應易於想到位欄位72可包括不同的位數，以允許選擇或多或少的高速緩存線寬，所要選擇的具體高速緩存線寬可以不同。此外，可以以不同的組合使用這些位，以選擇所示寬度。例如，可使用
取代[1，1]，以表示存儲器要在普通模式中工作，而並非在高速緩存線模式中。可使用附加位提供更多的選項。
位欄位74是可選的位欄位，包括用於在完全隱藏刷新模式與傳統刷新模式之間進行選擇的一位。在另一實施例中，可通過在如圖4所示位欄位84中的控制位中包含隱藏刷新控制位，來選擇隱藏刷新模式。完全隱藏刷新模式可僅用在高速緩存線模式期間，而傳統刷新模式可用在高速緩存線模式和普通模式期間。
在所示實施例中，位欄位76包括用於存儲RMC(刷新最大時鐘)的八位。RMC用在隱藏刷新模式期間，用於定義刷新周期。所有存儲器單元必須在達到在位欄位76中存儲的RMC計數數量之前得到刷新。如果存儲器預計工作在的環境溫度相對較低，或工作電壓低於指定最大電壓，可使刷新率長於製造商對於存儲器的規範所定義的刷新率，通常超過某一量級。降低刷新率能夠縮減電池供電的應用的功耗。
圖4以框圖形式表示用於圖1所示存儲器的串行地址包80。由處理器將串行地址包作為低電壓差分信號CA/CA*提供給存儲器10。在地址包80中，位欄位82包括用於定義包的開始的位。位欄位84包括多個用於設置存儲器操作的控制位。例如，可使用一個位確定是否要為讀取或寫入而訪問存儲器。此外，可使用一位用於位HR，以確定是否要使用上述自動隱藏刷新模式。位欄位86包括標記為「DC地址」的兩個位，用於尋址當將多於一個的存儲器連結在一起時(如圖6所示)正在訪問的存儲器。在所示實施例中，在位欄位86中的兩位允許例如在用於個人計算機的存儲器模塊中使多達四個集成電路存儲器連結在一起使用。在其他實施例中，在位欄位86中包括附加位將允許將多於四個的集成電路存儲器連結在一起。例如，三位將允許多達八個的集成電路存儲器連結在一起。位欄位85用於存儲如上所述的FCS。位欄位88用於存儲在位欄位86所選存儲器中要訪問的地址。在位欄位88中的位數取決於存儲器單元數量和存儲器的組織結構。位欄位89包括用於指示地址包結束的「結束位」。
圖5以框圖形式表示用於圖1所示存儲器的串行數據包90。數據包90作為低電壓差分信號RxDQ/RxDQ*與地址包80並行地發送到存儲器10。在數據包90中，位欄位91包括用於指示數據包開始的位。位欄位92包括讀取數據或寫入數據，這取決於存儲器操作是讀取還是寫入。在位欄位92中包括的數據位數可為任意數量。在一個實施例中，數據位數量等於高速緩存線寬度。位欄位93包括數據包的結束位。位欄位94包括如以上參照圖2描述的FCS位。
圖6以框圖形式表示通過如圖1所示存儲器實現的存儲器系統100。存儲器系統10與處理器108連接，包括存儲器10、102、104和106。每個存儲器102，104和106類似於如圖1-5所示以及以上所述的存儲器10。在存儲器系統100中，存儲器10具有用於接收來自處理器108的差分地址信號CA/CA*的輸入，和用於在處理器108與存儲器系統100之間發送差分數據信號TxDQ/TxDQ*和RxDQ/RxDQ*的雙向終端。此外，存儲器10具有用於向存儲器102的地址輸入提供差分地址信號CA CHAIN/CA CHAIN*的輸出，和用於在存儲器10和存儲器102的終端之間發送差分數據信號TxDQCHAIN/TxDQ CHAIN*的終端。存儲器10具有用於向存儲器104的地址輸入提供差分地址信號CA1 CHAIN/CA1 CHAIN*的輸出，和用於向和從存儲器104的終端數據傳遞數據信號TxDQ1CHAIN/TxDQ1 CHAIN*和RxDQ1 CHAIN/RxDQ1 CHAIN*的終端。同樣，存儲器104將地址信號CA2 CHAIN/CA2 CHAIN*傳遞到存儲器106的地址輸入，以及在存儲器104和106的雙向終端之間傳遞數據信號TxDQ2 CHAIN/TxDQ2 CHAIN*和RxDQ2CHAIN/RxDQ2 CHAIN*。
當接收到地址和數據時，以及當向鏈中的下一個存儲器發送數據時，連結的存儲器沒有必要使用在接收路徑和發送路徑中提供的所有功能。例如，在CA/CA*處接收的串行地址可通過接收放大器110，使用自適應均衡器112，然後，直接到發送放大器122，輸出到CACHAIN/CA CHAIN*。發送放大器的功能使用接收器時鐘實現。同樣，RxDQ/RxDQ*可被接收，並通過RxDQ CHAIN/RxDQ CHAIN*經由自適應均衡器112重新發送到發送放大器122。如圖6所示，對每個存儲器基於在鏈中的位置調整地址時延和CAS(列地址選通脈衝)時延。
每個存儲器10、102、104和106均具有用於接收兩位晶片地址信號「DC地址」的兩個輸入。如圖6所示，兩位地址的值對於存儲器系統100的每個存儲器而言是惟一的。例如，對存儲器10指定
的「DC地址」，對存儲器102指定「DC地址」
，對存儲器104指定「DC地址」[1，0]，對存儲器106指定「DC地址」[1，1]。例如，當從處理器108傳送在位欄位86中具有[1，0]的地址包80時，訪問存儲器104以便從位欄位88(參見圖4)接收地址。地址包80採用多個串行差分信號CA/CA*的形式提供給存儲器10的差分地址輸入端。地址包80被提供給地址緩衝器42，在此，其作為差分信號CACHAIN/CA CHAIN*離開存儲器10，並且被提供給存儲器102的地址輸入端。按照同樣的方式，將該地址包提供給各個其他存儲器。作為對地址包的響應，存儲器104將在讀取操作期間向處理器108提供數據包90，或在寫入操作期間從處理器108接收數據包90。例如，如果存儲器訪問是自存儲器104的讀取操作，則將通過存儲器102和10將數據包提供給處理器108。由於串行地址和數據信號正以非常高的速度(例如超過2吉/秒)進行時鐘驅動，因此與具有可對比性的傳統DRAM相比而言，能夠以更低功耗非常快地提供數據。
處理器108必須包含類似於存儲器10、102、104和106的寄存器和接口的寄存器和接口，以便能夠對存儲器10、102、104和106進行初始化，以及正確驅動與存儲器10、102、104和106共享的總線。
本領域技術人員應易於想到對於此處出於說明目的所選出的實施例的各種改變和修改。在這些變型和改變不偏離本發明的條件下，它們被包含在本發明的範圍之內，所述範圍僅由以下權利要求的公正解釋來確定。
權利要求
1.一種用於對具有多個存儲器組的集成電路存儲器進行訪問的方法，包括提供初始地址，以訪問該多個存儲器組中的一個；以及在集成電路存儲器的單個訪問期間基於該初始地址從集成電路存儲器對高速緩存線進行串行突發傳輸。
2.根據權利要求1的方法，其中，將該多個存儲器組中的一個劃分成兩個子組，從集成電路存儲器對高速緩存線的突發傳輸包括在兩個子組之間對突發傳輸進行交織。
3.根據權利要求2的方法，其中，在對高速緩存線的突發傳輸期間，對兩個子組的一個子組進行刷新操作，同時正訪問兩個子組的某一個子組。
4.根據權利要求1的方法，還包括通過在控制寄存器中設置高速緩存線模式位來啟用對高速緩存線的突發傳輸。
5.根據權利要求1的方法，還包括使用模式寄存器位欄位中的至少一個位來確定所述高速緩存線的寬度。
6.根據權利要求5的方法，其中，使用該位欄位來設置突發計數器中的計數值。
7.一種集成電路存儲器，包括第一模式寄存器位欄位，用於存儲高速緩存線突發模式位；第二模式寄存器位欄位，用於存儲高速緩存線突發的長度；存儲器陣列，具有多個存儲器單元組；以及地址終端，用於接收用來訪問存儲器陣列中位置的地址，其中，響應於接收地址，從存儲器陣列讀取高速緩存線。
8.根據權利要求7的集成電路存儲器，其中，將該多個存儲器組中的一個組劃分成兩個子組，通過在兩個子組之間對突發傳輸進行交織，從集成電路存儲器對高速緩存線進行突發傳輸。
9.根據權利要求7的集成電路存儲器，還包括突發計數器，第二模式寄存器位欄位用於設置突發計數器中的計數值。
10.根據權利要求7的集成電路存儲器，其中，地址終端用於串行接收地址。
全文摘要
一種存儲器(10)，具有多個存儲器單元；串行地址埠(47)，用於接收低電壓高頻差分地址信號；和串行輸入/輸出數據埠(52，54)，用於接收高頻低電壓差分數據信號。存儲器(10)可工作在兩個不同模式(普通模式和高速緩存線模式)的其中一個中。在高速緩存線模式中，存儲器能夠從單個地址訪問全部高速緩存線。當工作在高速緩存線模式中，完全隱藏刷新模式允許進行定時刷新操作。通過在多個子陣列(15，17)中的交織，將數據存儲在存儲器陣列(14)中。在操作的隱藏刷新模式中，對一個子陣列(15)進行訪問，而同時對另一子陣列(17)進行刷新。可將兩個或多個存儲器(10)連結在一起，以提供高速低功耗存儲器系統。
文檔編號G11C11/406GK1954300SQ200580015237
公開日2007年4月25日 申請日期2005年4月28日 優先權日2004年5月26日
發明者佩裡·H.·派雷 申請人:飛思卡爾半導體公司