感測放大器電路的製作方法

2023-05-06 05:06:17 2

本發明有關於一種感測放大器電路，更具體地，關於一種低功耗的感測放大器電路，其適用於三態內容尋址存儲器(ternarycontentaddressablememory，tcam)設備或單端比特線(single-endbitline)隨機存取存儲器(randomaccessmemory，ram)設備。

背景技術：

傳統的內容尋址存儲器(contentaddressablememories，cams)能提供接收數據比特間特定模式的快速匹配，通常被稱為搜索鑰匙(searchkey)或者比較字符(comparand)，數據值儲存在cam陣列中。在cam設備中，cam陣列能被並行搜索。如果儲存的數據值的每個比特與一個採用的比較字符(appliedcomparand)的對應比特發生匹配，就會通過匹配線(匹配線)產生一個匹配指示，來指示採用的比較字符是儲存在cam中。與該匹配cam位置對應的數據就能被返回。因此，在一個cam設備中，結果可從找到匹配值(內容)來確定，而非如一般的ram那樣從一個值的地址來確定。

可是，因為所有匹配線需要被啟用來完成搜索操作，與ram設備的讀/寫操作相比，搜索操作的功耗非常巨大。

因此，業界需要一種新的感測放大器電路來減低功耗。

技術實現要素：

因此，為了降低感測放大器電路的搜索功耗，本發明特提供一種新型感測放大器電路。

本發明的一方面提供一種感測放大器電路，包含：單端感測放大器；以及隔離開關，耦接在偏置節點與存儲器設備的第一線之間，接收單端感測放大器的輸出並選擇性隔離該偏置節點與該第一線，以回應該單端感測放大器的該輸出，其中該第一線耦接到該存儲器設備的多個存儲器單元。

本發明另一方面提供一種感測放大器電路，包含：單端感測放大器，包含第一輸入端，接收第一預充電信號，第二輸入端耦接到存儲器設備的第一線以及輸出端耦接到隔離開關；以及該隔離開關，耦接在偏置節點與該第一線之間，接收該單端感測放大器的輸出並選擇性隔離該偏置節點與該第一線，以回應該單端感測放大器的該輸出，其中該第一線耦接到該存儲器設備的多個存儲器單元。

本發明所提出的感測放大器電路能夠大幅降低搜索操作時的電路功耗。

本發明的這些及其他的目的對於本領域的技術人員來說，在閱讀了下述優選實施例的詳細說明以後是很容易理解和明白的，所述優選實施例通過多幅圖予以揭示。

附圖說明

圖1顯示根據本發明一實施例的存儲器設備的結構示意圖。

圖2顯示本發明另一實施例的存儲器設備的結構示意圖。

圖3顯示根據本發明一實施例的感測放大器電路300的機構示意圖。

圖4顯示根據本發明一實施例的感測放大器電路的信號波形圖。

圖5顯示根據本發明一實施例的仿真結果。

圖6顯示根據本發明一實施例的仿真結果。

具體實施方式

本說明書及權利要求書使用了某些詞語代指特定的組件。本領域的技術人員可理解的是，製造商可能使用不同的名稱代指同一組件。本文件不通過名字的差別，而通過功能的差別來區分組件。在以下的說明書和權利要求書中，詞語「包括」是開放式的，因此其應理解為「包括，但不限於...」。

圖1顯示根據本發明一實施例的存儲器設備的結構示意圖。存儲器設備100可以是一個三態內容尋址存儲器(ternarycontentaddressablememory，tcam)且可包含多個搜索線(searchlines)，例如搜索線sl(0)，slb(0)，sl(1)，slb(1)，…sl(n)及slb(n)，多個匹配線，例如匹配線ml(0)，ml(1)，…及ml(m)，多個感測放大器耦接到匹配線，例如感測放大器sa(0)，sa(1)，…及sa(m)，以及多個存儲器單元(圖中以「cell」表示)，每個都位於搜索線與匹配線的交叉上，其中n與m都是正整數。存儲器設備100可進一步包含多個比特線與多個字線(圖未示)，比特線與搜索線是並行的，字線與匹配線是並行的。

請注意，圖1展示了一個簡化的結構示意圖，其中僅顯示了本發明相關的元件。可是，本發明並不限於圖1所示的情形。

在一個搜索操作中，搜索數據提供給搜索線且所有的匹配線都啟用。儲存在存儲器單元的數據與該搜索數據比較。當有任何比特錯失(bitmiss)，就是，儲存在存儲器單元的匹配線上的數據不匹配搜索數據，對應匹配線上的電壓會通過存儲器單元以箭頭所示的方向放電。因此，耦接到對應匹配線的感測放大器的數據是0。

當存在0-比特錯失，就是儲存在存儲器單元的匹配線上的數據匹配搜索數據，匹配線上的電壓會保持且不會放電。因此，耦接到對應匹配線的感測放大器的輸出是1。

圖2顯示本發明另一實施例的存儲器設備的結構示意圖。存儲器設備200可以是具有單端(single-ended)比特線的任何類型的隨即存取存儲器(ram)設備，且可包含多個比特線，例如比特線bl(0)，bl(1)，…及bl(n)，多個字線，例如字線wl(0)，wl(1)，…及wl(m)，多個耦接到字線的感測放大器，例如感測放大器sa(0)，sa(1)，…及sa(m)，以及多個存儲器單元(圖中以「cell」表示)，每個都位於比特線與字線的交叉，其中n與m為正整數。

請注意，圖2展示了一個簡化的結構示意圖，其中僅顯示了本發明相關的元件。可是，本發明並不限於圖2所示的情形。

在本發明的實施例中，提出了一種新的低功耗感測放大器電路的結構。提出的感測放大器電路的功耗與傳統設計相比得到極大降低。另外，提出的感測放大器電路可不僅使用於tcam設備中，例如圖1中的存儲器設備100，也可使用於任何單端比特線存儲器設備，例如圖2中的存儲器設備200。另外，提出的感測放大器電路也可用於各種單比特線半導體存儲器設計，例如內容尋址存儲器(contentaddressablememory，cam)，rom，單端寄存器，以及sram。提出的感測放大器電路的結構在下文詳述。

圖3顯示根據本發明一實施例的感測放大器電路300的機構示意圖。感測放大器電路300可為圖1中顯示的存儲器設備100的任一感測放大器，也可為圖2中顯示的存儲器設備200的任一感測放大器。感測放大器電路300可包含單端感測放大器301與隔離開關(isolationswitch)302。隔離開關302耦接在偏置節點bias與存儲器設備的第一線l1之間。隔離開關302接收單端感測放大器301的輸出並選擇性地隔離偏置節點bias與第一線l1處的電壓，以回應單端感測放大器301的輸出。這裡，隔離意思是電氣隔離。

第一線l1耦接到存儲器設備的多個存儲器單元。根據本發明一實施例，第一線l1可以為存儲器設備的匹配線或比特線。

根據本發明一實施例，單端感測放大器301可以是nor門nr0，可包含第一輸入端，接收第一預充電信號dlpre，第二輸入端，耦接到第一線l1，以及輸出端hold耦接到隔離開關302。

根據本發明一實施例，隔離開關302可為電晶體mniso包含第一電極耦接到偏置節點bias，第二電極耦接到第一線l1，以及控制電極耦接到單端感測放大器301的輸出端hold。

根據本發明一實施例，感測放大器電路300可更包含電晶體m1耦接到第一線l1，且選擇性地開啟來對第一線l1充電，以回應第二預充電信號pre。電晶體m1可包含第一電極耦接到第一線l1，第二電極耦接到地節點來接收供電電壓gnd(其具有地電壓)，以及控制電極接收第二預充電信號pre。

根據本發明一實施例，感測放大器電路300可更包含電晶體m2耦接到偏置節點bias且選擇性開啟來對偏置節點bias的電壓充電，以回應第一預充電信號dlpre。電晶體m2可包含第一電極耦接到供電電壓來接收該供電電壓vdd(其具有高電壓)，第二電極耦接到偏置節點bias，以及控制電極接收第一預充電信號dlpre。

根據本發明一實施例，感測放大器電路300可更包含電晶體m3耦接到隔離開關302與偏置節點bias。電晶體m3與隔離開關302可組成反饋迴路303以保持單端感測放大器301的輸出端hold的電壓。電晶體m3可包含第一電極耦接到供電電壓來接收供電電壓vdd，第二電極耦接到單端感測放大器301的輸出端hold以及控制電極耦接到偏置節點bias。

根據本發明一實施例，感測放大器電路300可更包含保持電路(keepercircuit)304耦接在偏置節點bias與供電電壓之間，且選擇性保持偏置節點bias的電壓。保持電路304可包含電晶體m4與反相器inv1。電晶體m4包含第一電極耦接到供電電壓來接收供電電壓vdd，第二電極耦接到偏置節點bias與控制電極。反相器inv1包含輸入端耦接到偏置節點bias與輸出端耦接到電晶體m4的控制電極。

根據本發明一實施例，感測放大器電路300可更包含鎖存電路305耦接到偏置節點bias並輸出偏置節點bias的電壓作為感測放大器電路300的輸出信號hit，以回應控制信號msae。

根據本發明一實施例，感測放大器電路300可更包含充電電路306。充電電路306耦接到供電電壓與第一線l1，並對第一線l1充電，以回應第三預充電信號mlpreb。

圖4顯示根據本發明一實施例的感測放大器電路的信號波形圖。請一併參考圖3與圖4，感測放大器電路的操作將在下文更詳細地描述。

在待機階段(standbyphase)，第二預充電信號pre的電平被設置為高，且第一預充電信號dlpre的電平被設置為高。如此，電晶體m1被開啟，以回應第二預充電信號pre來拉低第一線l1的電壓，且電晶體m2被開啟，以回應第一預充電信號dlpre來拉高偏置節點bias的電壓。因為第一線l1的電壓原來是設置為(或接近)地電壓gnd，所以採用了一個地感測機制。另外，因為偏置節點bias的電平原來設置為高電壓(例如接近供電電壓vdd)，保持電路304的電晶體m4被開啟來保持偏置節點bias的電壓在高電平。另外，在待機階段，因為第一預充電信號dlpre的電平為高，隔離開關302中的電晶體mniso被關閉來隔離偏置節點bias的電壓與第一線l1的電壓。

在第一階段phase1，第三預充電信號mlpreb的電平降低來使能充電電路306以對第一線l1充電。第一線l1被充電到等於或超過nor門nr0的輸入高電壓vih的電平。請注意，因為在實施中第一線l1被充電至nor門nr0的輸入高電壓vih，而非供電電壓vdd的電壓，第一線l1被鎖定在一個小幅電壓範圍內(toggledinasmallswing)，而非如傳統設計那樣鎖定在一個全幅電壓範圍內(fullswing)。另外，在第一階段phase1，因為第一預充電信號dlpre的電平為高，隔離開關302中的電晶體mniso被關閉來隔離偏置節點bias的電壓與第一線l1的電壓。

在第二階段phase2，這是一個評估階段，第一預充電信號dlpre降低，而存儲器單元內儲存的數據與提供到搜索線的搜索數據比較。在評估階段，第一線l1的電平可保持為高或拉低，這取決於評估結果。

舉例來說，當第一線l1為匹配線且存在0-比特錯失(即，儲存在存儲器單元內的匹配線上的數據匹配搜索數據)，第一線l1的電平會保持高且不會被放電。因為第一線l1的電平仍然為高，隔離開關302中的電晶體mniso被關閉。另外，偏置節點bias的電平保持高。當偏置節點bias的電平為高，保持電路304中的電晶體m4被開啟來保持偏置節點bias的電壓。

當存在任何比特錯失(即，儲存在存儲器單元內匹配線上的數據不匹配搜索數據)，對應匹配線的電壓會被放電。因此，第一線l1的電平會如圖4所示被拉低。因為第一預充電信號dlpre的電平與第一線l1的電平都為低，單端感測放大器的輸出端hold的輸出升高，且隔離開關302中的電晶體mniso被開啟來來低圖4所示的偏置節點bias的電平。

偏置節點bias的低電平更開啟電晶體m3。電晶體m3與隔離開關302來組成反饋迴路303來保持單端感測放大器301的輸出端hold的電壓為高電平。

在第三階段phase3，這是一個輸出階段，控制信號msae被配置來使能鎖存電路305以輸出偏置節點bias的電壓作為感測放大器電路300的輸出信號hit。舉例來說，當第一線l1是匹配線且存在0-比特錯失，輸出信號hit的電平為高。當存在任何比特錯失，輸出信號hit的電平為低。

圖5顯示根據本發明一實施例的仿真結果，其顯示0-比特錯失情形下的搜索線sl的電平，匹配線ml的電平，輸出端hold的電平，偏置節點bias的電平以及控制信號msae的電平與輸出信號hit的電平。

圖6顯示根據本發明一實施例的仿真結果，其顯示1-比特錯失情形下的搜索線sl的電平，匹配線ml的電平，輸出端hold的電平，偏置節點bias的電平以及控制信號msae的電平與輸出信號hit的電平。

如圖5與圖6所示，與搜索線sl的電平相比，其鎖定於一個全幅電壓範圍內，且匹配線ml鎖定於小幅電壓範圍內。因此，提出的感測放大器電路的功耗可大幅降低。另外，因為第一線l1被預充電到地電壓gnd，能夠避免傳統設計中的vdd感測機制的漏電問題，且可節約漏電功耗。另外，因為採用電晶體mniso來隔離偏置節點bias的電壓與第一線l1的電壓，可提高輸出信號hit的噪聲容限(noisemargin)。另外，因為當電晶體m3被開啟時，反饋迴路303形成，輸出端hold的噪聲敏感度(noisesusceptibility)可被降低，特別當僅存在1-比特錯失(1-比特不匹配)情形時。另外，保持電路304在電晶體m4開啟時保持偏置節點bias的電平，防止偏置節點bias的電壓在輸出端hold的電平為低時被放電。另外，如上所述，提出的感測放大器電路不僅可採用於tcam設備中，例如圖1中的存儲器設備100，也可採用於任何單端比特線存儲器設備，例如圖2中的存儲器設備200。另外，提出的感測放大器電路也可採用於各種單比特線半導體存儲器設計中，例如cam、rom、單端寄存器及sram中。

本領域的技術人員將注意到，在獲得本發明的指導之後，可對所述裝置和方法進行大量的修改和變換。相應地，上述公開內容應該理解為，僅通過所附加的權利要求的界限來限定。