從非易失性存儲器讀取數據的方法及裝置的製作方法

2023-05-06 04:56:06 1

專利名稱：從非易失性存儲器讀取數據的方法及裝置的製作方法
技術領域：
本發明涉及可編程存儲陣列，更具體的說，涉及在此陣列中讀取 存儲單元的系統及其方法。
背景技術：
存儲器元件在業界被公知用來儲存數據於許多不同的電子元件 與應用之中。典型的存儲元件包括許多的存儲單元。通常，單元們被 安排成陣列格式，其中，在陣列中的每一列單元對應於字線，而在陣 列中的每一行單元對應於位線，其中每一個單元通常代表一個位的信
息，例如一個零("0")位或是一個一("1")位。舉例而言， 一個存
儲單元可以依照儲存於其浮動柵極中的電荷數目被定義為 一個被編 程位或是一個被擦除位。根據被選定的常規， 一個被擦除位可以被表
示為邏輯"l"，而一個被編程位可以被表示為邏輯"o"，或是反之
亦可。在一種類型的存儲單元中，每一個單元儲存兩位， 一個"左方
位"以及一個"右方位"。此"左方位"可以被表示為邏輯"o"或 邏輯"r'，而此"右方位"則也可以被表示為邏輯"o"或邏輯"l"。
通常，存儲單元的狀態根據將此存儲單元的字線連接到特定電壓 時所感測到的讀取電流來決定。舉例而言，利用漏極端感測存儲單元 的電流，此存儲單元的漏極端連接至感測電路，源極端連接至地，而 作為字線的柵極端連接到特定的讀取電壓。此感測電路嘗試檢測此存 儲單元產生的電流，並將此電流與參考電流做比較。假如此感測電流 超過此參考電流，則此存儲單元被認定為在其擦除狀態。假如此感測 電流低於此參考電流，則此存儲單元被認定為在其編程狀態。
通常會希望此存儲單元的感測電流可以高於或低於此參考電流 在"讀取邊界"之上。在此"讀取邊界"被定義為目標存儲單元的讀 取電流與參考存儲單元的讀取電流之間絕對值的差異。具有足夠的
"讀取邊界"，對於外來因素，例如噪聲，所造成的影響，在檢測此 存儲單元電流時可以被顯著地減少。
在某些存儲電路中，"讀取邊界"會因為流至被讀取單元相鄰單
元的漏電流而被降低。請參閱圖1A、圖1B和圖2，顯示此種現象。 圖1A描繪對應於存儲元件一部分的已知存儲電路100。在電路100 中，位線116和121通過通常被稱為Y通道166a和166b的選擇電路 而連接，使得其可以感測由目標存儲單元105而得到的存儲單元電流 110。此安排方式可以運用在當牽涉到此目標存儲單元105的讀取操 作將被執行時。Y通道166a和166b可以分別建立至位線116和121 的連接，且可以被簡化為如圖1B中的Y通道166。圖1B描繪一個簡 化的"Y-解碼器"或是"Y-通道選擇"，其可簡稱為Y通道166如圖 中所示。在圖1B中，Y通道166提供介於節點117和118之間通過 電阻169、電晶體167、電阻168和電晶體164的連接，當兩個晶體 管167和164皆導通時，如通過提供導通信號至其個別電晶體167和 164的柵極時。電阻168和169則表示因為整體金屬位線以及擴散位 線所造成的電阻值。
請繼續參閱圖1A，位線121被設置為漏極位線(在第1圖中標示 為D)通過Y通道166b來連接節點123與感測電路160。而位線116 被設置為源極位線(在第1圖中標示為S)通過Y通道166a來連接節 點117與地165。位線141和151為浮接的，或許可以經過相鄰存儲 單元而具有與圖案相關的接地路徑。而字線125(在第1圖中標示為 WL)連接至存儲單元105的柵極端，且用來啟動存儲單元105。當存 儲單元105被啟動，由存儲單元105所產生的電流110數量可以指示 存儲單元105是在編程或是擦除狀態。在此圖示中，當存儲單元被編 程時， 一個如小於10微安(u A)的低電流從存儲單元105中產生。相 反地，當存儲單元被擦除時， 一個如大於20微安(uA)的高電流自存 儲單元105中產生。
在存儲電路100中，此感測電路160嘗試經過存儲單元105査明 存儲單元電流110以檢測電流130。然而，當此存儲單元105為編程 單元時，若是其鄰近單元155及其鄰近單元155與地之間的所有鄰近
單元皆為擦除狀態時，自節點123至節點143之間的一個側向漏電流 135或許會產生。另一個漏電流135的潛在來源是當對位於第1圖中 存儲單元155右方的某些單元進行充電時或許會存在的短暫電流。在 此情況下，感測電路160所檢測到的電流130是存儲單元電流110和 漏電流135的總合，會造成電流130的升高以及降低存儲單元在讀取 存儲單元105為編程單元時的讀取操作的"讀取邊界"。降低此讀取 操作的"讀取邊界"會減少此讀取操作的可靠性。
請參閱圖2，描繪對應於存儲元件一部分的另一己知存儲電路 200。類似於圖1中的存儲電路100，存儲單元205中的位線221被 設置為漏極位線(在圖2中標示為D)通過Y通道266b來連接節點223 與感測電路260，而位線216被設置為源極位線(在圖2中標示為S) 通過Y通道266a來連接節點217與地265，所以存儲單元205可以 產生感測存儲單元電流210。而字線225 (在圖2中標示為WL)連接至 存儲單元205的柵極端，且用來啟動存儲單元205。當存儲單元205 被開啟，由存儲單元205所產生的電流210數量可以指示存儲單元 205是在編程或是擦除狀態。
在存儲電路200中，鄰近單元255的位線241被設置為"預充" 位線(在圖2中標示為P)，可通過Y通道266c來連接節點243至預 充電路280。 Y通道266a、 266b和266c可以利用圖1B中所示以及先 前所描述過的Y通道166。
連接至位線241的節點243可以提供預充電壓，在目標存儲單元 205是被編程單元而鄰近存儲單元255為擦除或是過度擦除單元時， 可以產生減少從節點223到243漏電流的效果。舉例而言，預充電路 280嘗試提供節點243 —個相當於由感測電路260提供給節點223的 電壓電平。然而在現實中，節點243和節點223兩者之間的電壓或許 會十分不同，即使是在預充電路280和感測電路260為類似設計的情 況下。舉例而言，節點243和節點223兩者之間的電壓差或許會高達 50毫伏特(mV)。此外，因為節點243和節點223兩者之間的電壓差 大部分分別由預充電路280和感測電路260所產生的電流數量級的差 異而造成，特別是在存儲單元205是被擦除單元而鄰近存儲單元255
為擦除或是過度擦除單元且存儲單元270是被編程單元時，因此存儲 電路200中節點243和節點223兩者之間的電壓差很難被控制且/或 被補償。
因為由存儲單元205所產生的電流210大小與存儲單元205是否 為編程或是擦除單元相關，因此存儲電路200無法有效地控制且補償 由預充電路280和感測電路260所產生的巨大電流差異，而導致在節 點243和節點223兩者之間的大電壓差。其結果是在存儲單元205是 被擦除單元而鄰近存儲單元255為擦除或是過度擦除單元且存儲單 元270是被編程單元時，漏電流235會在從節點223到243之間通過 存儲單元255產生。其原因是，當存儲單元205為被擦除單元時，存 儲單元210會對節點223減少電壓供應。結果會在節點223到243之 間產生電壓差而導致漏電流235會在從節點223到243之間通過存儲 單元255產生。在此情況下，感應電路260會感應一個與存儲單元電 流210和漏電流235差距相對應的電流230，在存儲單元205為被擦 除單元時有效地減少電流230，進而減少在讀取操作時的"讀取邊 界"。
在美國專利第6,731,542號中，在此加入為參考，通過將感應電 路不但連接至目標單元的漏極，且也連接到第一鄰近單元的漏極，嘗 試來解決此問題。類似地，將預充電路同時連接至第一鄰近單元之後 的第二鄰近單元漏極，以及連接到第二鄰近單元之後的第三鄰近單元 漏極。在另一個實施例中，感應電路不但連接至目標單元的漏極，且 也連接到目標單元兩側的第一鄰近單元漏極， 且將預充電路同時連接 至下三個鄰近單元的漏極。而在美國專利第6，771，543號中，在此也 加入為參考，另一種減少漏電流的方法被提出來，其是將與預充電路 連接的節點和以與感測電路連接的節點分隔一個以上的浮動柵極。
以上提出許多通過減少漏電流而改善讀取邊界的技術，然而它們 需要付出在每一感應操作時必須事先對額外的漏極(D)和預充位線(P) 進行充電所增加電流的代價。因此，仍需一種能夠有效地降低電流產 生又能同時獲得減少漏電流好處的方法。

發明內容
上述所有的變化均指向目標單元的感測，將此單元連接至包括一 個或多個鄰近位線的第一組中的第一漏極位線。大部分的電流會用於 預充第一組鄰近位線中的漏極位線，而不是預充實際與目標單元相連 的漏極位線，會在這些位線的電壓完成減少漏電流的作用後消失。類 似地，大部分的電流會用於預充第二組鄰近位線中的漏極位線，而不 是預充實際與目標單元相連的漏極位線，也會在這些位線的電壓完成 減少漏電流的作用後消失。本案發明人了解到對第一組位線預充的步 驟幾乎和對第二組位線預充的步驟相同，僅是對此兩組位線的角色互 換，在第二組位線之外的第二目標單元，可以在感測第一目標單元時 同時被感測。通過此對稱結構所獲得的優點，可以利用先前技藝中僅 讀感測一個目標單元相同的充電電流大小，來同時感測兩個目標單 元。如此可以較現有技術在具有相同感測放大器數目的存儲陣列中， 僅需要一半的預充位線[P]進行充電所增加電流。
粗略地描述，本發明提供存儲器包括多個電連接且共同分享字線 的鄰近存儲單元中的第一和第二目標存儲單元。此兩個目標存儲單元 在沿著電連接的字線上彼此分離至少額外的存儲單元，且這些目標存 儲單元的第一電流路徑端在沿著此字線上與這些目標存儲單元的第 二電流路徑端電性分組。此二個目標存儲單元可以通過以下步驟進行 讀取操作連接此二個目標存儲單元的第一電流路徑端至地，預充此 二個目標存儲單元的第二電流路徑端至其各自的預充狀態，以及當第
一及第二感測節點皆在其各自的預充狀態時，開始感測操作以大致同 時讀取該第一及該第二目標存儲單元。
在一個實施例中，粗略地描述，本發明提供存儲器包括多個電連 接且共同分享字線的鄰近存儲單元中的存儲器。此多個存儲單元包括 第一單元和最後單元。每一個單元與其相鄰單元分享位線。此第一單 元和最後單元更分別連接至並沒有和其它單元分享之第一和最後位 線。所述位線包括第一組的至少相鄰位線，以及不在該第一組內之最 後組的至少相鄰位線，此第一組鄰接此第一位線，且此最後組鄰接此 最後位線。此第一組內與此第一單元所分享的此位線可以被稱為第一 公用位線，且此最後組內與此最後單元所分享的此位線可以被稱為最 後公用位線。在此安排下，對此第一公用位線及此最後公用位線皆預 充至其各自預充狀態，以及當此第一公用位線及此最後公用位線皆在 其各自的預充狀態時，開始感測操作以大致同時讀取此第一及此最後 單元。
本發明的這些和其它目的，特徵，和實施例，會在下列實施方式 的部分中被描述。


圖1A是描述公知存儲電路安排的電路示意圖1B是描述被稱為Y通道的簡化的Y-解碼器或Y通道選擇的示 意圖2是描述另一公知存儲電路安排的電路示意圖； 圖3、 5和6是描述根據本發明不同實施例的存儲電路安排的電 路示意圖4是描述如圖3的預充/感測電路操作的時序示意圖。
具體實施例方式
以下結合附圖來詳細說明本發明。必須注意的是，本發明實施例 的敘述並非用以限制本發明於所揭露的特定實施例與方法中，且本發 明可利用其它特徵、元素、方法與實施例而實施。此外，某些細節部 分並未詳細加以描述以避免妨礙本發明的敘述。
必須注意的是，本發明的圖示僅是一些實施例的例示非用以限制 本發明。為了簡潔起見，在其它所描述的替代實施例中，並沒有完全 顯示於圖示之中。
圖3是描述一個根據本發明實施例的存儲電路300安排的電路示 意圖，其中兩個單元305和306同時被讀取。此實施例適用於具有儲 存兩個位的能力，如一個"左方位"以及一個"右方位"，的存儲單 元，通常是搭配氮化矽電荷儲存層應用。然而，本發明亦可以適用於 其它型態的存儲單元，如虛擬接地陣列中的單一位階單元。圖3中的
Y通道366a至366h可以利用圖IB中所示以及先前所描述過的Y通 道166。
存儲電路安排300顯示存儲元件的一部分其包括電連接至鄰近 的存儲單元305、 355、 356、 370、 373、 372和306皆分享通用字線 325(在圖3中標示為WL)。每一單元皆包括其各自的浮動柵極電晶體， 具有柵極端連接至此分享字線，以及第一和第二源極和漏極端。此浮 動柵極單元可以是，例如，可程式可擦除只讀存儲器(EPROM)通道氧 化單元，或是氮化捕捉單元型態的矽氧氮氧矽(SONOS)。因為源極和 漏極端可以在任何時間被設置為虛擬接地陣列中的源極或漏極，它們 可以在此被稱為第一和第二"電流路徑端"。此外，根據它們在圖示 中的位置，也可以被稱為"左方"和"右方"電流路徑端。從圖中 可知，除了圖示中最左和最右的單元之外，每一個單元的右方電流路 徑端會連接到其右邊相鄰單元的左方電晶體。然而，必須明了的是， 實際集成電路中的單元排列，並不見得一定是如圖中由左自右的安排 一樣。因此，此左方和右方電流路徑端，僅應視為其命名罷了，而並 不是實際的位置。在此重要的是其在單元間如何連接，而不是其在集 成電路中實際的方向。
此外，圖中所示的鄰近單元並不需要在集成電路中實際上為相鄰 單元才能達到本發明的特徵。再次強調，重要的是其電性連接關。因 此，與電流路徑端相連的單元在某些時候被稱為"電性"相鄰。
最後，可以如圖3中所示，兩個單元連接在一起的節點也會連接 至其各自的位線。為了簡便起見，兩條位線會被稱為相鄰的位線，假 如它們各自連接到單一單元中的兩個不同的電流路徑端。再次強調。 相鄰的位線並不需要為集成電路中實際相鄰的位線。
在圖3中描述的特定實施例中，存儲電路安排300顯示當與存儲 單元305中左方位382與存儲單元306中右方位383相關的讀取操作 的例示安排。雖然為了方便描述起見並不贅述，但是類似的存儲電路 安排(未示出)也可以被應用於在與存儲單元305中右方位384及/或 與存儲單元306中左方位385相關的讀取操作中。在目前的討論中， 讀取操作相關的存儲單元305和306，可以在某些時候稱為第一和第 二(或是左方和右方)"目標單元"。
在存儲電路安排300中，存儲單元305和306中的位線316和 315分別被設置為源極位線(在圖3中標示為S),分別通過Y通道366a 和366h來連接節點317與地365以及節點314與地365。存儲單元 305中的位線321被設置為漏極位線(在圖3中標示為D)，通過Y通 道366b來連接節點323與節點320，而存儲單元306中的位線322 也被設置為漏極位線，通過Y通道366g來連接節點324與節點319。 而字線325連接至存儲單元305和306以及其間所有單元的柵極端， 用來在讀取操作時開啟這些存儲單元。當存儲單元305被開啟時，由 存儲單元305所產生的電流數量可以指示存儲單元305的左方位382 是在編程或是擦除狀態。類似地，當存儲單元306被開啟時，由存儲 單元306所產生的電流數量可以指示存儲單元306的右方位383是在 編程或是擦除狀態。
存儲單元355電連接至相鄰單元305，且與存儲單元305於節點 323分享位線321。類似地，存儲單元356電連接至相鄰單元355， 且與存儲單元355於節點333分享位線331 。存儲單元355的位線331 以及存儲單元356的位線341設置為漏極位線。更進一步，在存儲電 路安排300中，位線331中的節點333通過Y通道366c來連接節點 320，且位線341中的節點343通過Y通道366d來連接節點320。因 此位線321、 331和341分別通過Y通道366b、 366c和366d來共同 連接節點320。連接這些位線至共同節點320可以減少會妨礙存儲單 元305左方位382真實邏輯狀態的漏電流產生。
類似地，存儲單元372電連接至相鄰單元306，且與存儲單元306 於節點324分享位線322。類似地，存儲單元373電連接至相鄰單元 372，且與存儲單元372於節點334分享位線332。存儲單元372的 位線332以及存儲單元373的位線342設置為漏極位線。更進一步， 在存儲電路安排300中，位線332中的節點334通過Y通道366f來 連接節點319，且位線342中的節點344通過Y通道366e來連接節 點319。因此位線322、 332和342分別通過Y通道366g、366f和366e 來共同連接節點319。連接這些位線至共同節點319可以減少會妨礙
存儲單元306右方位383真實邏輯狀態的漏電流產生。
節點320連接至預充/感測單元390a，其可交錯地作為預充單元 或是感測單元。圖3中的實施例包括預充電路391a以及感測電路 392a。此感測電路392a可以是傳統的感測電路，因為大部分的感測 電路皆可以適用於本發明的實施例中。本發明的實施例的一個範例感 測電路可以為Pathak等人論文"A 1. 8V 64Mb 100MHz f lexable read while write flash memory [in CMOS]"，出版於Solid State Circuit Conference 2001， Digest of Technical Papers, ISSCC 2001， 第 32-33以及424頁，的第2、 3、 4圖中所示的感測電路，在此也加入
為參考數據。本發明的實施例的另一個範例感測電路可以為在美國專 利第6， 707， 740號中實施例圖4所公開的感測電路，在此也加入為參考。
在預充電路391a中，節點320連接到N溝道電晶體393a的源極。 節點320通過反向放大器394a也連接到電晶體393a的柵極。此反向 放大器394a由信號SAEB所控制。此電晶體393a的漏極通過上拉電 阻395a連接至VDD。此電晶體393a的漏極也連接至P溝道電晶體396a 的漏極，其源極則連接至VDD。此電晶體396a的柵極則接收低主動 信號PREB。此電晶體393a的漏極也連接至此感測電路392a的輸入。 此感測電路392a的另一輸入則連接至感測參考信號397，其由類似 於預充電路391a的電路所產生。
此感測電路392a由感測使能信號398所啟動。此信號如圖3中 所示，僅可被理解為一個標號因為其真實的結構必須取決於構成感測 電路392a的實際電路型態。舉例而言，在某些實施例中，感測使能 信號398或許由兩個或更多的子信號所組成，或許時鐘上互相關聯以 正確地產生感測操作效果。
節點319連接到另一預充/感測單元390b，其應該與預充/感測 單元390a越相似越好。圖3中的實施例包括預充電路391b以及感測 電路392b。感測電路392b也應該與感測電路392a越相似越好。在 預充電路391b中，節點319連接到N溝道電晶體393b的源極。節點 319通過反向放大器394b也連接到電晶體393b的柵極。此反向放大
器394b由信號SAEB所控制。此電晶體393b的漏極通過上拉電阻395b 連接至VDD。此電晶體393b的漏極也連接至P溝道電晶體396b的漏 極，其源極則連接至VDD。此電晶體396b的柵極則接收低主動信號 PREB。此電晶體393b的漏極也連接至此感測電路392b的輸入。此感 測電路392b的另一輸入則連接至感測參考信號397 。此感測電路392b 由感測使能信號398所啟動。
圖4為預充/感測單元390a和390b的操作時鐘示意圖。圖4中 的信號由圖3中的時鐘與控制單元399所產生。
最初，讀取操作由CEB信號410到低準位或是位址轉換所觸發。 在圖4的第一時間區間1之後，ATD信號412在圖4的第二時間區間 2變成主動。此ATD信號會導致金屬位線和陣列漏極端電壓被放電至 地。在第三時間區間3的開始，SEAB信號414變成低準位以啟動在 反向放大器394a和394b的回授。在同一時間，PREB被啟動，導致 電晶體393a和393b的漏極至接近VDD的電壓。這會對所有的位線 321、 331、 341、 322、 332和342進行預充電。當節點319或320的 電壓達到目標值時，如1伏特，其各自的放大器394a或394b會回授 至其輸入，所以通過其各自電晶體393a或393b的電流相同，除了漏 電流之外，與其各自目標單元305或306的單元電流一樣。
之後，在圖4的第四時間區間4開始時，PREB被關閉，預充電 被終止。在此第四時間區間4內，電晶體393a或393b的漏極僅分別 透過電晶體395a或395b連接至VDD。同時，在第四時間區間4開始 時，感測電路392a和392b被啟動。在感測之後，在第五時間區間5 開始時，此左方和右方輸出信號SAL和SAR為有效的，可由圖4中的 OUTEN信號使能給電路中的下一級。在此時，SAL是表示存儲單元305 的左方位382是在編程或是擦除狀態的邏輯狀態，而SAR是表示存儲 單元306的右方位383是在編程或是擦除狀態的邏輯狀態。
雖然在圖4的時鐘示意圖中，此感測使能信號418啟動時，預充 使能信號416會被關閉，熟悉此技藝者應該能輕易明了，在其它.的實 施例中，感測使能信號418啟動前或許會有些許的延遲(如繞線延 遲)。而在此延遲時間中，此預充至其它位線的電壓會被這些位線的
電容暫時保存，但是若在延遲太久之後開始充電的話，此預充電壓將
改變。因此預充使能信號416關閉之後或是感測使能信號418啟動之 前的任何延遲，應該被保持越短越好。
此外，在圖3的實施例中，感測電路392a和392b的感測操作可 以同時被初始化。這點是十分重要的，因為在感測目標單元時，如單 元305，會改變位線321、 331和341的電壓，導致它們會遠離其預 充電壓。假如在開始感測此目標單元和開始感測另一目標單元之間的 延遲時間過久的話，當另一目標單元開始被感測時，則鄰近此先被感 測目標單元的位線，不再會在其預充電壓上，如此會使得預充鄰近此
先被感測目標單元的位線的好處降低。特別是，許多讀取錯誤或許會 在讀取另一目標單元時發生。
在圖3的實施例中，可通過使用共同信號線398來使得開始感測 電路392a和392b的感測操作時間越接近越好。在實際操作上，因為 共同信號線398的傳遞延遲使得同時幵始感測操作是不可能的。這種 傳遞延遲可以通過強力驅動共同信號線398來控制在可接受的範圍 內。在另一實施例中，不同的信號線被用來開始感測電路392a和392b 的感測操作。在任一情況下，使得兩個感測操作的開始"大致"同時 是十分重要的。即，第二目標單元開始被感測的時間必須很接近第一 目標單元開始被感測的時間，使得當第二目標單元開始被感測時，鄰 近先被感測目標單元的位線，仍會足夠接近其預充電壓上，以在讀取 第二目標單元時的錯誤程度維持可接受的範圍內。
如之前提過的，此兩個鄰近存儲單元355和356的兩個額外的 "漏極"位線(331和341)的連接被設置為電鄰近第一目標存儲單元 305，當此第一目標存儲單元內的位為擦除位，且此位相關的鄰近存 儲單元355和356的位也是擦除位時，可減少錯誤邊界的損失。相對 而言，預充為其它鄰近存儲單元370、 372和373設置的其它許多位 線322、 332和342，當此第一目標存儲單元305內的位為編程位， 且此位相關的鄰近存儲單元355和356的位是擦除位時，也可以減少 錯誤邊界的損失。
同樣的情況對讀取第二目標存儲單元306而言也是成立的。特別
是，此兩個鄰近存儲單元372和373的兩個額外的"漏極"位線(332 和342)的連接被設置為電鄰近第二目標存儲單元306，當此第二目標 存儲單元內的位為擦除位，且此位相關的鄰近存儲單元372和373的 位也是擦除位時，可減少錯誤邊界的損失。相對而言，預充為其它鄰 近存儲單元355、 356和370設置的其它許多位線321、 331和341， 當此第二目標存儲單元306內的位為編程位，且此位相關的鄰近存儲 單元372和373的位是擦除位時，也可以減少錯誤邊界的損失。
圖5為將圖3中的存儲陣列的一部分加以放大的圖示。如圖5中 所示，所有的電晶體305、 355、 356、 370、 373、 372和306分享共 同字線325。沿著此字線，第一目標單元305和第二目標單元306可 以被稱為一組鄰近存儲單元內的第一和最後單元，而位線316和位線 315可以被稱為一組鄰近位線內的第一和最後位線。此組鄰近位線亦 包括第一組510的三個鄰近位線321、 331和341，和最後組512的 三個鄰近位線322、 332和342。此兩組位線互相分離的，此第一組 510鄰近第一位線316而此最後組512鄰近最後位線315。可以注意 到，第一單元305和第一組位線510分享共同位線321，而此第二單 元306和最後組位線512分享共同位線322。
圖5中所示的位線分組是非常有用的，因為其顯示了本發明的應 用的某些變異實施例。特別是，可以由圖5發現，第一組510和最後 組512位線皆包括三條位線，而兩組互相鄰近。在其它的實施例中， 每兩組的位線可包括1、 2或更多條相鄰位線，且此兩組的位線可以 由在預充或是感測時仍保持浮接的0、 l或更多條中間位線分隔。第 一組510和最後組512內所包括位線數目取決於正確性、能量預算、 和存取速度的因素，因為在此組別中包括較多單元可以改善正確性， 但是卻會增加電能消耗及/或降低存取速度。
而且第一組510和最後組512內所包括位線數目並不是需要相等 的，雖然不相等數目的存儲單元會產生左/右方位感測的不同讀取邊 界的缺點。同時，每一組510和512中所有的位線最好是連接到其各 自的預充/感測單元390a和390b，雙重存儲單元感測仍可在每一組 中的一條或多條位線保持未連接的情況下進行。舉例而言，位線331
和332在某些實施例中可以保持未連接並不會影響到同時讀取存儲 單元305和306。然而，此種安排或許不會如將每一組中所有位線連 接在一起的情況下減少那麼多的漏電流。
圖6顯示了本發明在單元及位線分組上的特定變化情況。在圖6 的實施例中，所有的電晶體505、 605、 670、 671、 606和506分享公 用字線625。單元605和606為第一和第二目標單元，而位線616和 615為一組鄰近位線內的第一和最後位線。在此實施例中，第一組位 線610僅包括位線621，且最後組位線612僅包括位線622。此外， 在此實施例中，更包括與第一組位線610和最後組位線612相鄰但不 同的中間組位線611，其在預充及感測操作時為浮接的。在圖6的實 施例中，中間組位線611僅包括位線623，但是在其它的實施例中， 可以包括多於一條的位線。通過將此兩組位線分隔一個或以上的浮接 位線，在目標單元605和606兩者之一為編程狀態時，無意間在兩節 點320和319之間所造成的預充電壓不匹配所導致的漏電流可以被減 少。相對而言，假如兩個預充電壓確實匹配的話， 一個大數目的浮接 節點介於第一組位線610和最後組位線612，則會在目標單元605和
606兩者之一為編程狀態時，降低了減少漏電流的好處。
必須明了的是，本發明實施例並不一定需要在圖5中的組別510 和512或是圖6中的組別610、 611和612任一的中牽涉到超過一個 單元。在這些組別的一個或多個的中包括超過一個單元，或許可以改 善性能，但這不是達到本發明欲同時讀取兩個目標單元所必須的。因 此，本發明的一個目的為提供存儲陣列包括多個電連接且共同分享字 線的鄰近存儲單元中的第一和第二目標存儲單元如605和606。此兩 個目標存儲單元在沿著電連接的字線上彼此分離至少額外的存儲單 元，如圖6中的單元對670和671。這些目標存儲單元的第一電流路 徑端(端連接至位線616和615)在沿著此字線上與這些目標存儲單元 的第二電流路徑端(端連接至位線621和622)電性分組。此二個目標 存儲單元可以通過以下步驟進行讀取操作連接此二個目標存儲單元 的第一電流路徑端至地，預充此二個目標存儲單元的第二電流路徑端 至其各自的預充狀態，以及當第一及第二感測節點皆在其各自的預充
狀態時，開始感測操作以大致同時讀取該第一及該第二目標存儲單 元。
可以明了的是，許多其它的分組方式也可以被用來描述本發明的 這些實施例。
本發明也可以實施為一種方法或是操作本方法的一種元件。 本發明的特定實施例已經在上面被描述，可以了解的是，該被描 述的實施例僅只是用於說明的範例而已。因此，本發明應該不被限制 於所描述的實施例。當然，在此所描述的本發明的範圍，只能根據所 附權利要求書和以上的描述以及附圖來限制。
權利要求
1、一種讀取在存儲陣列中電連接至共同分享字線的多個相鄰存儲單元的存儲單元的方法，所述多個存儲單元包括第一單元和最後單元，每一個單元與其相鄰單元分享位線，所述第一單元和所述最後單元更分別連接至並沒有和其它單元分享的第一位線和最後位線，所述位線包括第一組的至少一個相鄰位線，以及不在所述第一組內的最後組的至少一個相鄰位線，所述第一組鄰接所述第一位線，且所述最後組鄰接所述最後位線，所述第一組內與所述第一單元所分享的所述位線為第一公用位線，且所述最後組內與所述最後單元所分享的所述位線為最後公用位線，所述方法包括下列步驟對所述第一公用位線及所述最後公用位線預充至其各自預充狀態；以及當所述第一公用位線及所述最後公用位線分別在其各自的預充狀態，開始感測操作以大致同時讀取所述第一及所述最後單元。
2、 如權利要求1所述的方法，其中對所述第一公用位線及所述 最後公用位線分別預充至其各自的預充狀態的步驟包括將所述第一 組內及所述最後組內的所有所述位線預充至其各自的預充狀態的步
3、如權利要求2所述的方法，其中將所述第一組內及所述最後 組內的所有所述位線預充至其各自的預充狀態的步驟包括下列步驟將所述第一組內的所有所述位線預充至其各自的預充狀態至第一預充電壓；以及將所述最後組內的所有所述位線預充至其各自的預充狀態至第 二預充電壓。
4、 如權利要求1所述的方法，其中對所述第一公用位線及所述 最後公用位線預充至其各自預充狀態的步驟包括下列步驟將所述第一公用位線預充至第一預充電壓；以及 將所述最後公用位線預充至第二預充電壓。
5、 如權利要求l所述的方法，其中由所述多個存儲單元所分享 的所述位線還包括中間組的至少一個位線，所述中間組與所述第一組 與所述最後組不同，但與其相鄰，以及還包括在預充及開始感測操作的步驟時，浮接所述中間組內的所 有所述位線的步驟。
6、 如權利要求l所述的方法，更包括連接所述第一組內的所有 所述位線至第一公用節點以及連接所述最後組內的所有所述位線至 第二公用節點的步驟，其中對所述第一公用位線及所述最後公用位線預充至其各自預 充狀態的步驟包括連接所述第一公用節點至第一預充源以及連接所 述第二公用節點至第二預充源的步驟，以及其中開始感測操作以大致同時讀取所述第一及所述最後單元的 步驟包括以下步驟切斷所述第一公用節點至所述第一預充源的連接，並連接其至第 一感測放大器；以及切斷所述第二公用節點至所述第二預充源的連接，並連接其至第 二感測放大器。
7、 如權利要求1所述的方法，還包括在所述預充步驟之前，進 行將所述第 一組內及所述最後組內的所有所述位線放電的步驟。
8、 一種存儲系統，包括在存儲陣列中的多個電連接的相鄰存儲單元，都共同分享字線， 所述多個存儲單元包括第一單元和最後單元，每一個單元與其相鄰單元分享位線，所述第一單元和所述最後單元還分別連接至並沒有和其 它單元分享的第一位線和最後位線，所述位線包括第一組的至少一個相鄰位線，以及不在所述第一組 內的最後組的至少一個相鄰位線，所述第一組鄰接所述第一位線，且 所述最後組鄰接所述最後位線，所述第一組內與所述第一單元所分享的所述位線為第一公用位 線，且所述最後組內與所述最後單元所分享的所述位線為最後公用位線；對所述第一公用位線及所述最後公用位線預充至其各自預充狀 態的功能電路；以及開始感測操作以大致同時讀取所述第一及所述最後單元的功能 電路，所述感測操作在所述第一公用位線及所述最後公用位線都在其 各自的預充狀態時被初始化。
9、 一種存儲系統，包括控制單元，以從存儲陣列中都共同分享 的字線的多個電連接的相鄰存儲單元來讀取所述存儲單元，所述多個 存儲單元包括第一單元和最後單元，每一個單元與其相鄰單元分享位 線，所述第一單元和所述最後單元還分別連接至並沒有和其它單元分 享的第一位線和最後位線，所述位線包括第一組的至少一個相鄰位線，以及不在所述第一組 內的最後組的至少一個相鄰位線，所述第一組鄰接所述第一位線，且 所述最後組鄰接所述最後位線，所述第一組內與所述第一單元所分享的所述位線為第一公用位 線，且所述最後組內與所述最後單元所分享的所述位線為最後公用位 線，其中所述控制單元產生控制信號以導致對所述第一公用位線及所述最後公用位線預充至其各自預充狀 態；以及當所述第一公用位線及所述最後公用位線都在其各自的預充狀 態時，開始感測操作以大致同時讀取所述第一單元及所述最後單元。
10、 一種讀取在存儲陣列中都共同分享字線的多個電連接的相鄰存儲單元的第一及第二目標存儲單元的方法，所述第一及第二目標存 儲單元每一個具有其各自的第一及第二電流路徑端，所述第一及第二 目標存儲單元的所述第二電流路徑端在沿著所述字線上彼此電分隔 至少一個額外存儲單元，所述第一及第二目標存儲單元的所述第一電 流路徑端在沿著所述字線上與所述第一及第二目標存儲單元的所述第二電流路徑端電性分組，包括下列步驟通過選擇電路連接所述第一 目標存儲單元的所述第一 電流路徑 端至地；通過選擇電路連接所述第一目標存儲單元的所述第二電流路徑 端至第一感測節點；通過選擇電路連接所述第二目標存儲單元的所述第一 電流路徑 端至地；通過選擇電路連接所述第二目標存儲單元的所述第二電流路徑端至第二感測節點；對所述第一及第二感測節點預充至其各自預充狀態；以及 當所述第一及第二感測節點都在其各自的預充狀態時，開始感測操作以大致同時讀取所述第一及第二目標存儲單元。
11、 如權利要求10所述的方法，其中對所述第一及第二感測節 點預充至其各自預充狀態的步驟包括下列步驟-將所述第一感測節點預充至第一預充電壓；以及 將所述第二感測節點預充至第二預充電壓。
12、 一種存儲系統，包括在存儲陣列中的多個電連接的相鄰存儲單元，都共同分享字線， 所述多個存儲單元包括第一及第二目標存儲單元，所述第一及第二目 標存儲單元每一個具有其各自的第一及第二電流路徑端，所述第一及 第二目標存儲單元的所述第二電流路徑端在沿著所述字線上彼此電 分隔至少一個額外存儲單元，所述第一及第二目標存儲單元的所述第 一電流路徑端在沿著所述字線上與所述第一及第二目標存儲單元的 所述第二電流路徑端電性分組；第一連接電路，以連接所述第一目標存儲單元的所述第一電流路 徑端至地；第二連接電路，以連接所述第一目標存儲單元的所述第二電流路 徑端至第一感測節點；第三連接電路，以連接所述第二目標存儲單元的所述第一電流路 徑端至地；第四連接電路，以連接所述第二目標存儲單元的所述第二電流路 徑端至第二感測節點；預充電路，以對所述第一及第二感測節點預充至其各自預充狀 態；以及感測電路，以在所述第一及第二感測節點都在其各自的預充狀態 時，開始感測操作以大致同時讀取所述第一及所述第二目標存儲單 元。
13、 一種存儲系統，包括控制單元以從存儲陣列中都共同分享字 線的多個電連接的相鄰存儲單元來讀取第一及第二目標存儲單元，所 述第一及第二目標存儲單元每一個具有其各自的第一及第二電流路 徑端，所述第一及第二目標存儲單元的所述第二電流路徑端在沿著所 述字線上彼此電分隔至少一個額外存儲單元，所述第一及第二目標存 儲單元的所述第一電流路徑端在沿著所述字線上與所述第一及第二 目標存儲單元的所述第二電流路徑端電性分組，其中所述控制單元產生一控制信號以導致通過第一選擇電路連接所述第一 目標存儲單元的所述第一 電流 路徑端至地；通過第二選擇電路連接所述第一目標存儲單元的所述第二電流 路徑端至第一感測節點；通過第三選擇電路連接所述第二目標存儲單元的所述第一電流 路徑端至地；通過第四選擇電路連接所述第二目標存儲單元的所述第二電流路徑端至第二感測節點；對所述第一及第二感測節點預充至其各自預充狀態；以及 當所述第一及第二感測節點都在其各自的預充狀態時，開始感測操作以大致同時讀取所述第一及所述第二目標存儲單元。
14、 如權利要求13所述的存儲系統，還包括 連接至所述第一感測節點的第一預充/感測電路，所述第一預充/感測電路包括第一 電路以回應來自所述控制單元的信號，將所述第一 感測節點預充至第一預充狀態，且其會回應來自所述控制單元的信 號，感測所述第一目標存儲單元的狀態；連接至所述第二感測節點的第二預充/感測電路，所述第二預充/ 感測電路包括第二電路以回應來自所述控制單元的信號，將所述第二 感測節點預充至第二預充狀態，且其會回應來自所述控制單元的信 號，感測所述第二目標存儲單元的狀態。
15、 如權利要求14所述的存儲系統，其中所述第一電路包括第一預充單元以及第一感測單元其交互連接 至所述第一感測節點，以回應來自所述控制單元的所述信號；以及所述第二電路包括第二預充單元以及第二感測單元其交互連接 至所述第二感測節點，以回應來自所述控制單元的所述信號。
全文摘要
粗略地描述，本發明提供存儲器，其包括多個電連接且共同分享字線的鄰近存儲單元中的第一和第二目標存儲單元。此兩個目標存儲單元在沿著電連接的字線上彼此分離至少一個額外的存儲單元，且這些目標存儲單元的第一電流路徑端在沿著此字線上與這些目標存儲單元的第二電流路徑端電性分組。此兩個目標存儲單元可以通過以下步驟進行讀取操作連接此兩個目標存儲單元的第一電流路徑端至地，預充此兩個目標存儲單元的第二電流路徑端至其各自的預充狀態，以及當第一及第二感測節點都在其各自的預充狀態時，開始感測操作以大致同時讀取所述第一及所述第二目標存儲單元。
文檔編號G11C16/26GK101105976SQ200710129069
公開日2008年1月16日 申請日期2007年7月11日 優先權日2006年7月14日
發明者林俞伸, 林永豐 申請人:旺宏電子股份有限公司